英伟达面试题.doc

发布时间：2022-06-13 发布人：admin 分类：说明书资料大小：0.05M 资料格式：doc 举报版权申诉

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1、以下电路中组合逻辑 cm0 和 cm1 模块的延时都是 7ns。D 触发器 clk_Q 为 0.5ns，建立时间为 0.5ns。修改电路结构可以使电路工作在 100MHz。 2、超前进位加法器，RTL 实现首先是一位全加器的实现 module one_bit_addr(a,b,c,p,g,s); input a,b,c; output s,p,g; endmodule 然后是超前进位电路以及整个电路的 Verilog 代码 3、超前进位加法器与逐位进位加法器那个速度快，为什么？

4、触发器和组合电路，给出激励，画输出波形，较简单。 5、以下 Verilog 代码有什么区别？ 1) #5 a=b; a = #5 b; 2) c = foo ? a:b; if(foo) c = a; else c = b; 6、跨时钟域，需要同步电路，请解释同步器，需要包括以下方面： gate level 电路 1. 2. 如果没有同步器，会产生哪些问题 3. 怎样确定同步器的级数 7、设计 protocol，关于 Valid Ready 机制 (具体忘了，瞎写的)。 8、设计电路，实现 Z = (X/4)+(9*Y/8);

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