改进的仲裁器 PUF 设计与分析 研究背景： PUF 概念： 物理不可克隆函数(Physical Uncloneable Function，PUF)是一个利用物理设备来实现的函数。 该设备能将输入的激励映射到响应。PUF 具有如下的特点：(1)很容易求值…：能在很短的时 间内完成对激励的响应。(2)很难特征化川：攻击者在只拥有多项式资源的情况下，无法对 某一个特定的 PUF 预测其激励一响应(challenge—response)对，也无法在多项式时间内完成 对 PUF 的建模或复制。这样使得 PUF 具有不可克隆性。 研究问题： 提出一种改进方案，设计并分析基于 D 触发器的仲裁器 PUF，在 FPGA 平台上实现并测试该 方案的性能。 传统 APUF 概念： 基于仲裁器和信号传输延迟的 PUF 方案，由一个信号传输延迟电路和一个仲裁器组成。电 路中布置了上下 2 条完全对称的信号传输延迟通路。同一信号在 2 条通路上竞争通过，仲裁 器根据竞争结果(上下 2 路信号到达的先后顺序)判断输出是 0 或 l。输入激励是一个 64 bit 的比特串，用来控制信号传输通路。输出是 1 bit，作为 PUF 的输出响应。 在电路中共有 64 个开关，每个开关都能改变信号传输延迟通路的路径。每个开关有 2 个输 入端、1 个控制信号端、2 个输出端。当控制信号 bf 为 0 的时候，信号在 2 条通路上直接通 过；当 b，为 l 的时候，信号在 2 条通路上交叉通过。开关的内部结构如图 2 所示，它由一 对 2-1 的多路复用器和缓冲器构成。 

该方案的仲裁器采用了一个透明锁存器。当上方通路输入信号的上升沿比下方通路输入信号 的 f：升沿早到时，仲裁器就判决输出 l，否则就为 0。 该方案输出的 0，l 极不平衡性导致仲裁器 PUF 较易受到攻击。攻击者在对 PUF 的某一个激 励一响应对的预测上有 90％获得成功，从而能进一步建立概率统计模型来提高预测的成功 率。由于 PUF 的特性是要攻击者无法成功预测到其激励．响应对，因此本文提出如 F 改进 方案以提高输出的 0，I 平衡性。 基于 D 触发器的仲裁器 PUF 改进方案： (1)增加了传输信号生成模块和激励信号生成模块。 (2)开关的个数由 64 个增加到 128 个。 (3)仲裁器采用边沿触发式 D 触发器替代了原方案的 D 锁存器。 原来的缺点：Daihyun 等人设计的仲裁器 PUF 采用了 D 锁存器，D 锁存器存在建立时间，容 易进入亚稳态。在锁存器的建市时间内，数据输入端信号一定不能变。如果数据输入端信号 在建立时间内发生变化就有可能进入亚稳态，并且此时锁存的输出是不可预测的。 研究过程： 本文方案所采用的边沿触发式 D 触发器相对于 D 锁存器有如 F 优点：边沿触发式 D 触发器 不容易进入亚稳态，提高了系统的稳定性。 

将激励信号生成模块的移位寄存器预置一个 128 bit 的初始值，然后将经过 Synpli 母综合后 的 FPGA 配置文件下载到开发板运行，时钟周期是 50 ns。用 ChipScope 软件得出输入激励所 对应的输出响应波形图。将波形图从 ChipScope 导出后，通过解析波形图来获得激励-响应对。 设备：Xilinx 公司提供的 RapidlO 物理层、传输层与逻辑层的 IP 进行设计，但由于逻辑层的 IP 只支持 IO 传输与消息传输，因此难以满足对流量控制的支持。 研究结论： 结果表明，该电路是一个输出结果偏 0 的电路，产生这种输出结果的主要原因是仲裁器存在 建立时间。上面时延通路的信号必须比 F 面时延通路的信号先到达，且时间间隔必须大于仲 裁器的建立时间电路才会输出为 I。为了补偿仲裁器的建立时间，需要固定输入激励的某些 位。只要上下 2 路信号在固定激励段的时延差大于等于仲裁器的建立时间，仲裁器的建立时 问就得到 r 补偿。