基于VHDL的卷积码编码器的设计.doc-资料库

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长沙理工大学《计算机组成原理》课程设计报告学班院计算机与通信工程专业网络工程级网络工程 08-02 学号 200858080211 学生姓名课程成绩指导教师完成日期 2010 年 12 月 31 日 1

基于 VHDL 的卷积码编码器的设计第 2页共 15页课程设计任务书计算机与通信工程学院网络工程专业课程名计算机组成原理时间称课程设计 2010～2011 学年第一学期 17～18 周学生姓名题目指导老师基于 VHDL 的卷积码编码器的实现主要内容：（1）本设计首先介绍了卷积码研究的背景和意义并展现了国内的现状；其次介绍了 VHDL 语言的发展和特点及其仿真环境，然后对卷积码编码的基本概念和基本原理以及卷积码编码器进行了详细的介绍。最后利用 VHDL 语言在 MAX+PLUS II 环境下，给出了卷积码编码设计程序并绘制了仿真波形图。在程序设计上采用了一些宏定义等处理方法,可以提升运算速度,是一种软件方法的前向纠错编码技术。（2）文章首先对卷积码的概述及演进过程进行了简单介绍，接着对卷积码编码设计程序绘制出了仿真波形图。并对未来无线通信技术的发展趋势做了预测与分析。要求：（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。。（3）学按要求编写课程设计报告书，能正确阐述设计和实验结果。（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。应当提交的文件：（1）课程设计报告。（2）课程设计附件（主要是源程序）。 2

基于 VHDL 的卷积码编码器的设计第 3页共 15页课程设计成绩评定学院计算机通信工程专业网络工程班级网络 08-02 班学号 200858080211 学生姓名课程成绩指导教师完成日期 2010 年 12 月 31 日指导教师对学生在课程设计中的评价评分项目优良中及格不及格课程设计中的创造性成果学生掌握课程内容的程度课程设计完成情况课程设计动手能力文字表达学习态度规范要求课程设计论文的质量指导教师对课程设计的评定意见综合成绩指导教师签字年月日 3

基于 VHDL 的卷积码编码器的设计第 4页共 15页基于 VHDL 的卷积码编码器的实现学生：指导老师：摘要：本设计首先介绍了卷积码研究的背景和意义并展现了国内的现状；其次介绍了 VHDL 语言的发展和特点及其仿真环境，然后对卷积码编码的基本概念和基本原理以及卷积码编码器进行了详细的介绍。最后利用 VHDL 语言在 MAX+PLUS II 环境下，给出了卷积码编码设计程序并绘制了仿真波形图。在程序设计上采用了一些宏定义等处理方法,可以提升运算速度,是一种软件方法的前向纠错编码技术。文章首先对卷积码的概述及演进过程进行了简单介绍，接着对卷积码编码设计程序绘制出了仿真波形图。并对未来无线通信技术的发展趋势做了预测与分析。关键词：VHDL、卷积码、程序设计、仿真 4

基于 VHDL 的卷积码编码器的设计第 5页共 15页目录 1 引言........................................................................................6 1.1 论文选题背景............................................ 错误！未定义书签。 2 VHDL 语言概述...................................................................7 2.1 什么是 VHDL 语言........................................................ 7 2.2 VHDL 语言的特点......................................................... 7 2.3 应用 VHDL 进行工程设计的优点................................ 7 3 卷积码的概述........................................................................8 3.1 卷积码的状态图.............................................................. 8 3.2 卷积码的编码的基本原理.............................................. 9 4 基于 VHDL 的卷积编译码器的设计................................ 10 4.1 引言.................................................................................10 4.2 编码器设计以及仿真图................................................ 10 5 总结......................................................................................13 5.1 结论与前景分析............................................................ 13 致谢............................................................................................14 参考文献....................................................................................15 5

基于 VHDL 的卷积码编码器的设计第 6页共 15页 1 引言 1.1 论文选题背景现代数字通信有两个基本的理论基础,即信息论和纠错编码理论,它们几乎是同时在第二次世界大战结束后不久诞生的。前者首先由 Shannon 以他的不朽名著 “通信的数学理论”为标志建立起来的,而后者则以 Hamming 的经典著作“纠错和检错编码”为代表。Shannon 信息论主要讨论信息的度量,以及对于信息表示和信息传输的基本限制。信道编码定理告诉我们,只要信息传输速率小于信道容量,则信息传输可以以任何小的错误概率进行。但是,Shannon 信息论并没有告诉我们如何去实现这一点。Hanmming 提出的纠错编码理论正是为了解决这个问题。科学技术的发展使人类跨入了高度发展的信息化时代。在政治、军事、经济等各个领域，信息的重要性不言而喻，有关信息理论的研究正越来越受到重视。 20 世纪 50 年代信息论在学术界引起了巨大的反响。20 世纪 60 年代信道编码技术有了较大进展，成为信息论的又一重要分支。信道编码技术把代数方法引入到纠错码的研究，使分组码技术的发展到了高峰，找到了大量可纠正多个错误的码，而且提出了可实现的译码方法。20 世纪 70 年代卷积码和概率译码有了重大突破，提出了序列译码和 Viterbi 译码方法，并被美国卫星通信系统采用。信道编码器的作用是在信源编码器输出的代码组上有目的地增加一些监督码元，使之具有检错或纠错能力。信道译码器具有检错或纠错的功能，它能将落在其检错或纠错范围内的错传码元检测出来并加以纠正，以提高传输消息的可靠性。1955 年埃里斯(Elias)最早提出的卷积码使信道编码既简单又具有高性能。1967 年维特比 (Viterbi)提出了最大似然译码，它对存储器级数较小的卷积码的译码很容易实现，人们后来称它为维特比算法或维特比译码，并被广泛地应用于现代科技中。 6

基于 VHDL 的卷积码编码器的设计 2 VHDL 语言概述第 7页共 15页 2.1 什么是 VHDL 语言 VHDL 的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本，IEEE-1076（简称 87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即 IEEE 标准的 1076-1993 版本，（简称 93 版）。现在，VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多 EDA 公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL 于 Verilog 语言将承担起大部分的数字系统设计任务。 2.2 VHDL 语言的特点 VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。应用 VHDL 进行工程设计的优点是多方面的。 7

基于 VHDL 的卷积码编码器的设计第 8页共 15页 2.3 应用 VHDL 进行工程设计的优点（1）与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3）VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进行逻辑综合和优化，并自动的把 VHDL 描述设计转变成门级网表。（5）VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 3 基卷积码的概述 3.1 卷积码的状态图将编码器寄存器中的内容组合（ x （n-1）、x（n-2））定义为编码器状态。以所举的例子(2，1，2)为例，则该编码器的状态有四种：00，10，01 和 11，下面分别用 a，b，c，d 来代替。编码器在每一个时钟沿打入一个输入信息 x（n），因此图示寄存器组合内容就变为（x （n），x（n-1））即状态发生了转移，并同时输出 G0（n）、G1（n）。由此我们可以将图所示编码过程用右图所示的状态图表示。 8

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