各种计数器设计电路、原理、时序.doc

发布时间：2022-06-08 发布人：admin 分类：说明书资料大小：0.20M 资料格式：doc 举报版权申诉

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一、实验目的

二、实验设备和器材

三、实验原理和电路

四、实验内容及步骤

将数字箱中的逻辑开关分为两组：

“逻辑开关”—用于功能控制

“数据开关”—用于置数控制

记清位置（高位（Q3）在左边）。注意连接＋5V电源。

计数器一、实验目的 1．熟悉由集成触发器构成的计数器电路及其工作原理。 2．熟练掌握常用中规模集成电路计数器及其应用方法。二、实验设备和器材 1．数字实验箱：一台 2．集成电路：74LS112、74LS74、74LS193、74LS00、74LS08 各一片选用：74LS20、74LS21、74LS32、 74LS161、74LS190 3．示波器：一台三、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。计数器电路主要由触发器并配以少量门电路组成。计数器种类繁多，根据计数体制的不同，计数器可分成二进制（即 2n 进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数方法，计数器可分为加法计数器——随着计数脉冲的输人而递增计数；减法计数器——随着计数脉冲的输人而递减计数；可逆计数器——既可递增计数，也可递减计数。根据计数脉冲引入方式不同，计数器又可分为同步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器同时改变状态；异步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器状态改变不是同时发生。 1．异步二进制加法计数器异步二进制加法计数器结构比较简单。图 7.1（a）所示为 4 位二进制（十六进制）异步加法计数器的逻辑图，触发器选用双 JK 触发器 74LS112 接成 T’触发器形 . . Q3 Q2 Q1 Q0 9 7 10 2Sd FF3 2Q 2J 2CP 2Q 2Rd 2K U2B 74LS112 14 11 13 12 1 1 5 6 1Q 1J 4 1Sd FF2 1CP 1Q 1Rd 15 1K U2A 74LS112 3 1 2 1 1 9 7 10 2Sd FF1 2Q 2J 2CP 2Q 2Rd 2K U1B 74LS112 14 11 13 12 1 1 5 6 4 1Sd FF0 1Q 1J 1CP 1Q 1Rd 1K U1A 74LS112 15 3 1 2 J=1 CP K=1 Rd 计数脉冲输入 (a) 由74LS112组成的异步二进制加法计数器电路 0000 0001 0010 0011 0100 0101 0110 0111 Q3Q2Q1Q0 1111 1110 1101 1100 1011 1010 1001 1000 (b) 二进制加法计数器的状态图图 7.1 异步二进制加法计数器原理(a)、(b) 105

CP Q0 Q1 Q2 Q3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 (C) 异步二进制加法计数器时序图（波形图）图 7.1 异步二进制加法计数器原理(c) . 式。图 7.10（b）和（c）分别是其状态图和时序图（即波形图）。计数脉冲 CP 由触发器 FF0 的 CP 端输入。由于 74LS112 是 CP 下降沿触发的，因此 CP 的每个下降沿使 FF0 触发翻转，Q0 改变状态；触发器 FF1 的 CP 端接在 Q0 上，当 Q0 由 1→0 时，其下降沿使 FF1 触发翻转，Q1 改变状态；其余各级触发器的连接情况与 FF1 相同，即后级（高位）的 CP 连接前级（低位）的 Q，前级（低位）Q 的下降沿使后级（高位）触发翻转，依次类推。由于各个触发器的触发不是与计数脉冲信号（CP）同时进行的，所以称为异步计数器。由状态图可以看出，每输入一个计数脉冲 CP，Q3Q2Q1Q0 的状态改变一次，状态组合的变化规律符合二进制数的计数规则，因此可作为二进制数器使用。图中由 4 个触发器组成的计数电路从起始态 Q3Q2Q1Q0=0000，到 Q3Q2Q1Q0=1111 共十六个状态，因此，它是十六进制加法计数器，也称模 16 加法计数器（模 M＝16）。由时序图可以看出：对应计数脉冲 CP 由 1→0 的每个下降沿，Q0 翻转；当 Q0 由 1→0 时，Q1 翻转；当 Q1 由 1→0 时，Q2 翻转；当 Q2 由 1→0 时，Q3 翻转。从时序图还可看到，Q0 的周期是 CP 周期的二倍；Q1 是 Q0 的二倍，CP 的四倍；Q2 是 Q1 的二倍，Q0 的四倍，CP 的八倍；Q3 是 Q2 的二倍，Q1 的四倍，Q0 的八倍，CP 的十六倍。所以 Q0、Q1、Q2、Q3 分别实现了对 CP 的二、四、八、十六分频，这 . . Q3 Q2 Q1 Q0 9 7 10 2Q 2Sd FF3 2J 2CP 2Q 2Rd 2K U2B 74LS112 14 11 13 12 1 1 5 6 1Q 1J 4 1Sd FF2 1CP 1Q 1Rd 15 1K U2A 74LS112 3 1 2 1 1 9 7 10 2Q 2Sd FF1 2J 2CP 2Q 2Rd 2K U1B 74LS112 14 11 13 12 1 1 5 6 4 1Sd FF0 1Q 1J 1CP 1Q 1Rd 1K U1A 74LS112 15 3 1 2 J=1 CP K=1 Rd 计数脉冲输入 (a) 由74LS112组成的异步减法计数器电路 0000 1111 1110 1101 1100 1011 1010 1001 Q3Q2Q1Q0 0001 0010 0011 0100 0101 0110 0111 1000 (b) 异步减法计数器的状态图图 7.2 异步二进制减法计数器原理 (a)、(b) 106

CP Q0 Q1 Q2 Q3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 (C) 异步减法计数器时序图（波形图）图 7.2 异步二进制减法计数器原理 (c) . 就是计数器的分频作用。 2．异步二进制减法计数器图 7.2 为异步二进制减法计数器的逻辑图、状态图和时序图。异步二进制减法计数器原理可参考异步加法计数器，将图 7.1（a）所示加法计数器电路图中的接线改接：将后级触发器 CP 端由原来接前级的 Q 端，改接为前级 Q 端即可组成。 3． D 触发器组成异步计数器使用 D 触发器也可构成异步二进制计数器。使用双 D 触发器 74LS74 构成的 4 位二进制加法计数器的逻辑电路如图 7.3（a）所示，图中的 D 触发器被改接为 T’触发器。注意：因为 D 触发器 74LS74 是 CP 脉冲的上升沿触发，用 D 触发器构成加法计数器时，后级 CP 必须与前级的 Q 端连接，才能具有加法计数功能。连接方式与下降沿触发器组成减法计数器的 . Q3 9 8 CP Q0 Q1 Q2 Q3 Q2 Q1 Q0 10 4 2Sd 2CP 2Q FF3 2Q 11 12 2D 2Rd 13 U2B 74LS74 9 8 5 6 1Q 1Sd 1CP FF2 1Q 1D 1Rd 3 2 1 U2A 74LS74 10 2Sd 2CP 2Q FF1 2Q 11 12 2D 2Rd 13 U1B 74LS74 4 5 6 1Q 1Sd 1CP FF0 1Q 1D 1Rd 3 2 1 U1A 74LS74 CP 计数脉冲输入 (a) 用D触发器的二进制加法计数器逻辑图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 Rd . (b) 上升沿触发器组成的异步二进制加法计数器时序图图 7.3 用双 D 触发器 74LS74 组成的异步二进制加法计数器电路和时序图 107

电路相同。请认真观察时序图。 4．其它进制异步计数器在实际应用中，往往需要不同的计数进制以满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中需要的十进制，等等。当用触发器组成计数器时，通过按一定的逻辑关系连接各级的时钟端 CP、控制端 J、 K、D、T、输出端 Q、 Q 和复位、置位端，可以构成任意进制的计数器。对于定制式集成电路计数器，一般以“复位法”、“置位法”构成各种进制计数器，其原理后述。十进制是人们日常生活中最常用的计数制。在十进制计数器中用二进制代码来表示十进制数，称为 BCD 码(Binary-Coded Decimal notation)，BCD 码的编码方式有多种，使用最多的是 8421 码。图 7.4 中的电路是一种由 JK 触发器构成的异步十进制加法计数器电路，按照 8421 码规律递增计数。电路中 FF0 为 1 位二进制计数器，FF1、FF2、FF3 组成五进制计数器，两者串连，组成十进制计数器。 . Q3 Q2 Q1 Q0 U3A 74LS08 3 2 1 10 2Sd 2J 2Q 2CP 11 FF3 13 2Q 2Rd 2K 12 1 U2B 74LS112 14 9 7 5 6 4 10 4 . 1Q 1Sd 1J FF2 1CP 3 1 1Q 1Rd 15 2 1K U2A 74LS112 9 7 2Q 2Sd 2J FF1 2CP 2Q 2Rd 2K 11 13 12 1 1 U1B 74LS112 14 5 6 1Q 1Sd 1J FF0 1CP 1Q 1Rd 1K 3 1 2 U1A 74LS112 15 1 J=1 CP Rd (a) 由74LS112组成的异步十进制加法计数器电路 0000 0001 0010 0011 0100 Q3Q2Q1Q0 1001 1000 0111 0110 0101 (b) 异步十进制加法计数器的状态图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 CP Q0 Q1 Q2 Q3 (C) 异步十进制加法计数器时序图（波形图）图 7.4 异步十进制（8421 码）加法计数器的逻辑图、状态图和时序图 . 要组成 100 进制 8421 码计数器，只要把两个十进制 8421 码计数器级联起来即可实现。 5．同步计数器上述的异步计数器具有电路结构简单的优点，但由于电路中触发器状态的改变不是同 108

时发生的，当计数脉冲输入后，需要经过一段时间才能使全部触发器的状态稳定，这样必然会影响电路的工作速度，不适宜在较高频率的场合中使用。同步计数器中各触发器的 CP 端连接在一起，当计数脉冲来到后，全部触发器同时被触发，因此适于工作在高频场合。同步计数器也有各种进制的加法、减法计数器。因同步计数器的电路结构较复杂，一般都制作成中规模集成计数器电路。受篇幅限制，本书不介绍其电路结构原理，必要时可参看有关书籍。 6．集成计数器目前，在实际工程应用中，我们已经很少使用小规模的触发器去拼接成各种计数器，而是直接选用集成计数器产品。以下介绍几种常用的集成计数器的控制特性和使用方法： 1 有超前进位，当加计数至 1111 时，在 CPu 的低电平期间，进位输出端 CO 输出一个宽度约等于 CPu 低电平部分的低电平脉冲；当减计数至 0000 时，在 CPd 的低电平期间，借位输出端输出 BO 输出一个宽度约等于 CPd 低电平部分的的低电平脉冲。 2 当把 BO 和 CO 分别连接后一级的 CPD 和 CPU 即可进行级联计数。时钟同步十进制加减计数器 74LSl92、双时钟同步 4 位二进制加减计数器 74LSl93: . 16 VCC CO BO LD CR 11 14 7 Q3 6 Q2 2 Q1 3 Q0 74LS192 74LS193 D3 D2 D1 D0 4 5 CPd CPu GND 9 10 1 15 8 12 13 . VCC 16 D0 15 CR 14 BO 13 CO 12 LD 11 D2 10 D3 9 74LS192 74LS193 1 2 3 4 5 6 7 8 D1 Q1 Q0 CPd CPu Q2 Q3 GND 图 7.5 双时钟双时钟同步加减计数器 74LSl92、4LSl93 的逻辑符号和引脚图 74LS192、74LS193 是具有双时钟（两个 CP 端）的可异步清零、可预置数的同步加∕ 减计数器，它们的控制功能和引脚完全相同，但 74LS192 是十进制计数器，而 74LS193 是 4 位二进制计数器。逻辑符号和引脚图见图 7.5，控制功能见表 7.1，74LS193 的时序图见图 7.6 。74LS192、74LS193 功能说明： 3 异步清零。当清零端（CR）为高电平时，不管时钟端（CPd、CPu）状态如何，即可完成清零作用。 4 异步预置。 LD 为低电平时，不管时钟端（CP）状态如何，输出端（Q0～Q3）与数据输入端（d0～d3）相同。 5 同步计数,作用在 CPu 上的 CP 脉冲上升沿，使计数器进行加法计数；作用在 CPd 上的 CP 脉冲上升沿，使计数器进行减法计数，计数是同步的。当进行加法计数或减法计数时，可分别使用 CPu 端或 CPd 端，不使用的 CP 端应为高电平。 6 有超前进位，当加计数至 1111 时，在 CPu 的低电平期间，进位输出端 CO 输出一个宽度约等于 CPu 低电平部分的低电平脉冲；当减计数至 0000 时，在 CPd 的低电平期间，借位输出端输出 BO 输出一个宽度约等于 CPd 低电平部分的的低电平脉冲。 7 当把 BO 和 CO 分别连接后一级的 CPD 和 CPU 即可进行级联计数。 8 有超前进位，当加计数至 1111 时，在 CPu 的低电平期间，进位输出端 CO 输出一 109

个宽度约等于 CPu 低电平部分的低电平脉冲；当减计数至 0000 时，在 CPd 的低电平期间，借位输出端输出 BO 输出一个宽度约等于 CPd 低电平部分的的低电平脉冲。 9 当把 BO 和 CO 分别连接后一级的 CPD 和 CPU 即可进行级联计数。 10 有超前进位，当加计数至 1111 时，在 CPu 的低电平期间，进位输出端 CO 输出一个宽度约等于 CPu 低电平部分的低电平脉冲；当减计数至 0000 时，在 CPd 的低电平期间，借位输出端输出 BO 输出一个宽度约等于 CPd 低电平部分的的低电平脉冲。 11 当把 BO 和 CO 分别连接后一级的 CPD 和 CPU 即可进行级联计数。表 7.1 74LSl92、74LS193 功能表输入 CR LD CPu CPd H L L L L × L H H H × × . H H × × H . H D0 × d0 × × × D1 × d1 × × × D2 × d2 × × × D3 × d3 × × × 输出 Q0 Q1 Q2 Q3 L d0 L d1 L d2 L d3 加计数减计数保持 H—高电平 L—低电平 ×—任意 . —低到高电平跳变（上升沿） d0 d1d2d3—D0D1D2D3 的稳态输入电平 1 0 1 1 CR LD D0 D1 D2 D3 CPu CPd Q0 Q1 Q2 Q3 CO BO 1 0 1 1 0 0 0 0 1 1 1 1 0 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 14 15 CO 0 加计数 1 2 1 0 15 14 13 BO 减计数清除置数图 7.6 74LS193 时序图 74LS192、74LS193 的引出端符号说明（引脚功能）： 110 时序图说明： 1 从左至右按时序查看。 2 长虚线表示状态不定或无关。 3 D3D2D1D0 初始值为 1101B=13 4 CR ＝1 异步清零。清零后， 5 Q3Q2Q1Q0=0000 LD =0 异步置数，置数后， Q3Q2Q1Q0 = D3D2D1D0＝1101B 6 CPu 的上升沿开始加法计数，从 1101B 开始递增。 7 当 Q3Q2Q1Q0＝1111B 时，对应 CPu 的下降沿产生进位负脉冲 CO 。 CPd 的上升沿开始减法计数。 8 9 Q3Q2Q1Q0 ＝ 0000B 时，对应 CPd 的下降沿产生借位负脉冲 BO 。

减计数时钟输入端（上升沿有效）加计数时钟输入端（上升沿有效）异步清零端（高电平有效）借位输出端（低电平有效）进位输出端（低电平有效） BO CO CPd CPu CR D0～D3 并行数据输入端 LD Q0～Q3 输出端（Q0 是低位）异步并行置入控制端（低电平有效） 6．任意进制计数器 7．大批量生产的集成电路计数器一般都是做成 4 位二进制或十进制方式，难以满足形形色色的使用要求。因此必须进行进位制变换，以产生任意进制计数器。 1 复位法（置零法）大多数集成计数器都有清零端，因此可以采用复位法完成进制的变换。复位法的原理：设原有的计数器是 N 进制，现在要改为 M 进制（M＜N）。设由 S0 状态开始计数（S0 一般为 0），输入 M 个脉冲后，进入到 SM 状态。如果这时利用 SM 状态产生一个复位信号使电路置为 S0 状态，便可跳过（N—M）个状态而得到 M 进制计数器了。例如要将“4 位二进制计数器”转变为“十进制计数器”，“4 位二进制计数器”是十六进制计数器（N=16），十进制计数器（M＝10）,起始状态 S0＝0000，复位状态 SM＝ Q3Q2Q1Q0＝1010B（数字后缀 B 表示是二进制数），利用 SM 将计数器复位，便可跳过（N—M＝16—10＝6）个状态，得到十进制计数器了。 IQ  按照以下公式组成电路： R 式中：R — 复位信号； — 表示“与”运算；QI — 表示 SM 状态中为 “1”的那些 Q 例如 M=10（十进制），则 SM＝S10＝Q3Q2Q1Q0＝1010，其中等于“1”的 QI 是 Q3 和 Q1 。因此：当 M＝10 时，复位信号 R＝Q3·Q1 可用“与门”将 Q3 和 Q1 相与得到复位信号，接至计数器的清零端（须注意清零信号所需何种电平）。上面的公式适用于异步清零的计数器，例如 74LS160、 4LS161、74LS190、74LS191、 74LS192 和 74LS193 等。对于同步清零的计数器例如 74LS162、 74LS163 等，有了清零信号后并不能马上清零复位，要在 CP 有 . Q3 Q2 Q1 Q0 . 74LS08 3 2 1 +5 16 VCC CO BO 12 13 7 Q3 6 Q2 2 Q1 3 Q0 74LS193 1 4 5 CPd CPu LD CR 11 14 D3 D2 D1 D0 GND 9 10 1 15 8 计数脉冲输入 X X X X （a）复位法图 7-7（a）将 74LS193 改为十进制计数器 111

有些集成计数器没有复位端，例如 74LS190、74LS191，故不能采用上述的复位法来改变进制。但有置位端的集成计数器，可采用“置位法”来组成任意进制计数器。将 N 进制计数器改变成 M 进制计数器时，需要跳过（N—M）个状态，可采用的置位方法有两种：方法一、在计数到最大值时，置入某个最小值（不是 0），作为下一次计数循环的起点； . 方法二、在计数到某个值时给计数器置入最小值（0），中间跳过 N— M 个状态。置位法应用实例：图 7.7（b）所示是用第一种置位法将 4 位二进制计数器改为十进制计数器的电路，状态图见图 11（b）。 74LS193 的置数是异步的，只要在 CR 为低电平时，在 LD 端给一个低电平，就可将 D1 ～ D3 的数据置入 Q3～Q1。 Q3 Q2 Q1 Q0 . +5 16 VCC CO BO LD CR 11 14 12 13 74LS00 3 12 13 2 1 +5 16 VCC CO BO LD CR 11 14 7 Q3 6 Q2 2 Q1 3 Q0 74LS193 D3 D2 D1 D0 4 5 CPd CPu GND 9 10 1 15 8 0 1 1 0 (b)第一种置位法 1 计数脉冲输入 Q3 Q2 Q1 Q0 . 7 Q3 6 Q2 2 Q1 3 Q0 74LS193 D3 D2 D1 D0 4 5 CPd CPu GND 9 10 1 15 8 1 计数脉冲输入效沿的同时作用下才能清零，因此应将 SM 前一个状态作为复位状态。例如用 74LS163 组成十进制计数器，应在输入 9 个计数脉冲，状态变为 1001 时，便产生复位信号 CR ，这时状态停留在 1001 状态，并不复位，等到第 10 个计数脉冲上升沿到来时，计数器才复位至 0000，这样才能符合十进制计数规则。图 7.10（a）是用复位法将 4 位二进制计数器 74LS193 改为十进制计数器的电路。状态图见图 11（a）。由于 74LS193 是异步高电平清零的，所以当计数至 1010 时， CR＝Q3·Q1＝1，马上使计数器清零，从 0000 状态从新开始计数。改变与门的连接的 QI 端，可用 74LS193 构成小于模 16 的任意进制计数器。 2 置位法 . 0 0 0 0 由于需要跳过（16—10＝6）个状态，因此预置数为 6（0110B）,计数开始前，先在数据端预置为 D3D2D1D0＝ 0110 ，并给 LD 端一个低电平，将 0110 并行置人计数器中，然后以 6 为基值向上计数（即 0110→0111→…1111）。当计至 15（1111B）时，正好 10 个状态，在 CP 由高电平变为低电平后产生低电平的进位信号 CO （参看图 7.9 中 74LS193 的时序图。 CO 端是进位输出端，低电平有效）。将 CO 接到图 7.7(b)、(c) 将 74LS193 改为十进制计数器 (c) 第二种置位法 112

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