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VHDL课程设计.doc

发布时间：2022-06-02 发布人：admin 分类：说明书 资料大小：0.67M 资料格式：doc 举报 版权申诉
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    湖南科技大学 《VHDL 语言》 课程设计报告 题 目： VHDL 语言课程设计 专 业： 通信工程 班 级： 002 班 姓 名： 谭芳芳 学 号： 0954040220 题 目 VHDL 语言课程设计
    设 计 时 间 2011.12.19-2011.12.30 设 计 目 的： 选题一：设计一个五人多数表决器 系统地学习了 EDA 工程概论，VHDL 描述语言和设计应用方面的基础知识 选题二：数字式竞赛抢答器 能够较熟练地使用 MAX_PLUSⅡ软件进行设计开发，用原理图输入及 VHDL 语言等 设计输入并编译仿真，同时我们对以往学过的理论知识有了更加透彻的理解。 设 计 要 求： 选题一:五人多数表决逻辑：多数通过；在主持人控制下，10 秒内表决有效； 用数码管显示表决 10 秒倒计时；表决结束后用发光二极管及数码管显示表决结 果，数码管显示结果形式：通过，不通过；设主持人控制键，复位键：控制键： 启动表决； 选题二：设计一个可容纳四组参赛者同时抢答的数字抢答器，可判断第一抢 答者并报警指示抢答成功，其他组抢答均无效。若提前抢答则对相应的抢答组发 出警报。同时还具有计分功能，若抢答成功并回答正确增加 1 分，答错不扣分。 总体方案实现： 选题一方案：五人多数表决，只要在规定时间内，赞成人数大于或等于三，则表 决通过。因此，只需将每位表决人的结果相加，判断结果值。设五个开关作为表 决器的五个输入变量，输入变量为逻辑“1”时，表示表决者“赞成”；输入变量 为“0”时，表示表决者“不赞成”。输出逻辑“1”时，表示表决“通过”；输出 逻辑“0”时，表示表决“不通过”。当表决器的五个输入变量中有3个以上（含3 个）为“1”时。则表决器输出为“1”；否则为“0”。 选题二方案：将整个系统分为三个主要模块：抢鉴别模块 QDJB；抢答计分模块 JFQ；译码器 YMQ,对于需显示的信息，需增加或外接译码器，进行显示译码。 指导教师评语： VHDL 课程设计报告 一、 课程设计的目的 选题一 五人多数表决器
    五人多数表决逻辑：多数通过；在主持人控制下，10秒内表决有效；用数码管显 示表决10秒倒计时；表决结束后用发光二极管及数码管显示表决结果，数码管显 示结果形式：通过，不通过；设主持人控制键，复位键：控制键：启动表决 选题二 数字式竞赛抢答器设计 1.可容纳四组参赛者进行抢答，每组设置一个抢答按钮供抢答者使用。 2.电路具有第一抢答信号的鉴别和锁存功能。在主持人交系统复位并发出抢答指 令后，若有一组先按下抢答开关，可判断第一抢答者并报警指示抢答成功，其 他组抢答均无效。若提前抢答则对相应的抢答组发出警报。 3.具有计分功能，抢答后由主持人计分，答对一次加 1 分,答错不加分。 二、 设计方案的论证。 选题一：提出至少两种设计方案，做出最优选择 方案一：五人多数表决，只要在规定时间内，赞成人数大于或等于三，则表决通 过。因此，只需将每位表决人的结果相加，判断结果值。设五个开关作为表决器 的五个输入变量，输入变量为逻辑“1”时，表示表决者“赞成”；输入变量为“0” 时，表示表决者“不赞成”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0” 时，表示表决“不通过”。当表决器的五个输入变量中有3个以上（含3个）为“1” 时。则表决器输出为“1”；否则为“0”。 方案二：主持人说开始后，按下倒计时键，设五个开关作为表决器的五个输入变 量，输入变量为逻辑“1”时，表示表决者“赞成”；输入变量为“0”时，表示 表决者“不赞成”。在规定时间内，如果赞成人数大于等于三，则表决通过，否 则不通过。 最优方案：方案一。 选题二 数字式竞赛抢答器设计 我们可将整个系统分为三个主要模块：抢鉴别模块；抢答计分模块；译码器. 对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到 FPGA、CPLD 的可用接口及一般 EDA 实验开发系统的输出显示资源的限制，这里我们将组别显 示和计时显示的译码器内设，而将各组的计分显示的译码器外接。 三、 设计仿真及结果分析 方案一五人多数表决器： 仿真波形
    复位时的模拟结果 规定时间外的结果 表决通过的波形
    选题二 数字式竞赛抢答器设计 1. 抢答鉴别 2. 计分器 3. 译码器 4. 总体实现 ①.系统的输入信号有：各组的抢答按钮 A、B、C、D，系统清零信号 CLR,系统时钟 信号 CLK，计分复位端 RST，加分按钮端 ADD，计时预置控制端 LDN，计时使能端 EN， 计时预置数据调整按钮 TA、TB； ②.系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口 LED_A、 LES_B、LED_C、LED_D，四个组抢答时的计时数码显示控制信号若干，抢答成功组别 显示的控制信号若干，各组计分动态显示的控制信号若干。 ③.本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组 得分的累加和动态显示功能。
    四、在设计及仿真中的体会 我选择的课题为数字式四路竞赛抢答器，根据电路的特点，采用层次化结 构化设计，将此项设计任务分成若干模块，规定每一模块的功能和各模块之间 的接口，然后再将各模块合起来调试。在设计的过程中，遇到问题我们先独立 思考，查找资料。到自己不能解决的时候就和其他同学研究讨论，向指导老师 请教。这样既提高了独立发现问题、分析问题、解决问题的能力，又很好地培 养了交流合作的精神。虽然在程序的编写方面还不是很完善，我们还是设计出 了我们需要的模块。此次实习前我们对于数字电子技术这门课程的学习仅是纸 上谈兵，在头脑中抽象地记忆理解那些课本上的理论知识，有些理论知识晦涩 难懂，甚至要靠自己死记硬背。而这次的实习就提供机会让我们在实践中灵活 运用知识。 在设计过程中，由于对于 VHDL 语言的了解不多，在变量的定义，以及过 程（process）的定义与应用等方面遇到了很大的阻力，也让我吃了不少的苦 头，但是在大家齐心协力，以及在老师的耐心指导下，最终还是克服了重重难 关。虽然在程序的编写方面还不是很完善，还是设计出了需要的模块。在这次
    设计中，应该说从功能的实现到流程图的绘制，从程序的编写到程序的检查， 从程序的调试到实验报告的写作，其间每一个过程都凝聚着辛苦和汗水。 五、对本次课程设计的体会和建议 编程是一件高精度、模范化的事情，稍有疏乎都会影响全局，也可能因为 某一处的小的错误而导致整个程序的无法运行。所以认真仔细就是非常重要的 了。开始的时候真的感觉编程是一件很无聊的事情，不过当一个程序运行成功 的时候那种喜悦是无法言语的，那种成就感是无法比拟的。 经过两星期的 EDA 实习，成功地设计出了数字式四路竞赛抢答器。回首这 两周，虽然因为初次涉及 EDA 技术及 MAX_PLUSⅡ软件，对相关知识知之甚少， 也遇到了很多困难，但是在这次实习的过程中都受益匪浅。 在这次课程设计的前期，先系统地学习了 EDA 工程概论，VHDL 描述语言和 设计应用方面的基础知识，使得后期能够较熟练地使用 MAX_PLUSⅡ软件进行设 计开发，用原理图输入及 VHDL 语言等设计输入并编译仿真，同时对以往学过 的理论知识有了更加透彻的理解。 六、参考文献 [1] 候伯亨，刘凯，VHDL 硬件描述语言与数字逻辑电路设计；西安：电子科技 大学出版社 [2] 曾繁泰，陈美金， VHDL 程序设计， 北京：清华大学出版社 [3] 谭会生，张昌凡， EDA 技术及应用， 西安：西安电子科技大学出版社 [4] 李国丽，朱维勇. EDA 与数字系统设计， 北京：机械工业出版社
    附录一： 选题一 五人多数表决器 LIBRARY IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_ARITH.all; use ieee.std_logic_UNSIGNED.all; ENTITY BIAOJUE is PORT(FF:IN STD_LOGIC_VECTOR(1 TO 5); QQ:OUT BIT; QALL:OUT STD_LOGIC_VECTOR(3 DOWNTO 1); SHIJIAN:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); FUWEI,KAISHI,CLK:IN STD_LOGIC); END BIAOJUE; ARCHITECTURE FUNG of BIAOJUE is BEGIN PROCESS(FF,CLK,KAISHI,FUWEI) VARIABLE SUO:BOOLEAN; VARIABLE SUM:STD_LOGIC_VECTOR(1 TO 3); BEGIN IF (FUWEI='0')THEN QQ<='0'; SUM:="000"; QALL<="000"; ELSIF(CLK'EVENT AND CLK = '1') THEN IF (KAISHI='1') THEN SUO:=FALSE; IF(NOT SUO)THEN SHIJIAN<="1010"; IF SHIJIAN<="0000" THEN SUO:=TRUE; FOR N IN 1 TO 5 LOOP SUM:=FF(N)+SUM; END LOOP; ELSE SHIJIAN<=SHIJIAN-1; END IF; END IF; QALL<=SUM; IF(SUM>=3)THEN QQ<='1'; ELSE QQ<='0';END IF; END IF;END IF; END PROCESS; END FUNG;
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