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数字逻辑课程设计--三位二进制加一计数器.doc

发布时间：2022-06-07 发布人：admin 分类：说明书 资料大小：0.64M 资料格式：doc 举报 版权申诉
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    武汉理工大学《数字逻辑》课程设计说明书 学 号： 课 程 设 计 题 目 数字逻辑 学 院 计算机科学与技术 专 业 计算机科学与技术 班 级 姓 名 指导教师 刘传文 2010 年 6 月 24 日
    武汉理工大学《数字逻辑》课程设计说明书 课程设计任务书 学生姓名 学生专业班级 计算机科学与技术 0802 班 指导教师 刘传文 学 院 名 称 计算机科学与技术学院 一、题目：三位二进制加一计数器。 原始条件：使用 D 触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 )，设计三位二进制加一计数器。 二、要求完成设计的主要任务如下： 1．能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路 设计相结合，设计一个有实际应用的数字逻辑电路。 2．使用同步时序逻辑电路的设计方法，设计三位二进制加一计数器。写出 设计中的三个过程。画出课程设计图。 3．根据 74 LS 74、74 LS 08、74 LS 32、74 LS 04 集成电路引脚号，在设计 好的三位二进制加一计数器电路图中标上引脚号。 4．在试验设备上，使用 74 LS 74、74 LS 08、74 LS 32、74 LS 04 集成电路 连接、调试和测试三位二进制加一计数器电路。 三、课程设计进度安排： 序号 课 程 设 计 内 容 所用时间 1 2 3 设计三位二进制加一计数器电路 电路连接、调试和测试 分析总结设计，撰写课程设计 合计 1 天 3 天 1 天 5 天 指导教师签名： 系主任（责任教师）签名： 2010 年 6 月 24 日 2010 年 6 月 24 日
    武汉理工大学《数字逻辑》课程设计说明书 数字逻辑课程设计 在数字电路中，将能够实现计数逻辑功能的器件称为计数器，计数器计数的 脉冲信号是触发器输入的 CP 信号。由于计数脉冲 CP 同时加到各触发器的时钟端， 它们的状态变化和计数脉冲同步，这是“同步”名称的由来，并与“异步”相区 别。能够实现二进制数计数功能的器件称为二进制计数器,三位二进制数计数器 可计数 8 个状态,能记的最大十进制数为 7。 一、设计阶段： 同步时序逻辑电路设计的一般步骤如下： 第一步：根据逻辑功能要求，做出原始状态图和原始状态表。一般同步时序 逻辑电路的逻辑功能要求是用文字叙述的。第一步要根据文字要求把电路的外部 输入、外部输出及状态转移用状态图和状态表表示出来。所得到的状态图和状态 表最重要的是应当满足题目要求。在第一步建立的状态图和状态表中可能包含多 余的状态，因此，这种状态图和状态表称为是原始状态图和原始状态表。 第二步：状态化简。状态化简是对原始状态表进行状态化简，目的是消去多 余状态。消除多余状态后的状态表称为最小化状态表。 第三步：状态编码。把最小化状态表中用字母或者文字标注的每一个状态用 二进制代码表示，称为对最小化状态表进行状态编码。把状态编码代入到最小化 状态表中，这个最小化状态表称为二进制状态表。 第四步：求出激励函数和输出函数表达式。确定使用触发器以后，做出激励 函数和输出函数真值表。根据激励函数和输出函数真值表做出激励函数和输出函 数卡诺图。根据卡诺图求出激励函数和输出函数表达式。 第五步：画出同步时序逻辑电路图。 以上即是数字逻辑的方法和理论，下面根据这些方法和理论以及题目要求设 计时序逻辑电路。 （一）画出状态表： 由于本题目要求设计一个三位二进制加一计数器，该计数器的状态转移规律 和使用的状态数目是已知的。
    武汉理工大学《数字逻辑》课程设计说明书 （1）下图为三位二进制加一记数器的状态图： “三位二进制加一计数器状态图” （2）下表是三位二进制加一记数器的状态表： “三位二进制加一计数器状态表” （二）确定激励函数： 根据题目要求可知，选用的触发器为 D 触发器。而 D 触发器的次态方程是 。也就是，D 触发器的次态只与它的输入 D 有关，与现态无关。因此， 二位二进制数状态表中的次态也就是 D 触发器的输入，这样可以由状态表画出激 励函数卡诺图和输出函数卡诺图。 状态图如下图所示：
    武汉理工大学《数字逻辑》课程设计说明书 (n+1) a)y2 (n+1) b)y1 (n+1) c)y0 根据上图化简即得激励函数表达式: y y D 2 D y y 1 1 y D y y y 2 1 y y 1 0    y y y 2 1 0  0  y y y 2 1 0   0 2 0 0 0 （三）画出时序逻辑电路图： 根据实验要求，需使用 D 触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或” 门( 74 LS 32 )、非门 ( 74 LS 04 )，各集成电路结构及引脚图如下： 74LS04 74LS08 74LS32 74LS74
    武汉理工大学《数字逻辑》课程设计说明书 由以上条件可以画出三位二进制加一计数器的同步时序逻辑电路图。 逻辑电路图： “ 三位二进制加一计数器逻辑电路图” 二、实验阶段 根据设计的逻辑电路图，利用数字逻辑实验电路板及各集成电路连接线路， 连接过程中尽量使集成电路引脚与引脚之间的导线固定牢固，且连线在电路板上 排列整齐，连线的转弯成直角，尽可能使连线不要飞线。 连接的电路如下：
    武汉理工大学《数字逻辑》课程设计说明书 三、调试与测试：
    武汉理工大学《数字逻辑》课程设计说明书 （1）检查并确定实验设备上的各集成电路符合要求 （2）根据设计的电路图利用数字逻辑电路板及集成电路连线 （3）连线完成后，打开电源进行调试，出现以下问题： （a）电源打开后，给电路加连续的时钟脉冲，但发现输出端彩色指示灯无 论在什么情况下均不亮，仔细检查连接发现由于连线过程中线路繁多，导致集成 电路引脚与引脚之间的有些导线已松动，接触不良，经仔细检查并固定后确保导 线在插孔中牢固接触。 （b）确保导线牢固接触后，重新开始调试，在连续的时钟脉冲下，电路输出 端出现状态转移，但其结果与状态转移真值表结果不一致，并有个别彩色指示灯 的状态不变化，检查转台转移真值表，确定无误后，根据状态转移真值表再一次 利用卡诺图求出激励函数表达式，画出逻辑电路图，相比之下没有发现错误，再 次根据电路图一一检查连线，发现在连线过程中由于连线太多，有个别引脚的连 线出错，错连到其他引脚，也有个别引脚的连线漏掉，一一检查并改正后，连线 无误。 （c）经前面的改正后，再一次检查各导线的连接，确保到导线牢固接触，然 后加连续的时钟脉冲，各输出端输出状态正确，指示灯的状态也有变化，达到了 预期的效果。 （4）经调试无误后，开始测试，利用状态转移真值表一一检验输出结果，在不 同的状态下输出端输出结果不同，且状态转移正确，与状态转移真值表一致，设 计结果满足要求。 实验结果如下图真值表所示：
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