JESD204B应用指南-ADI-中文版.pdf

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：15.82M 资料格式：pdf 举报版权申诉

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JESD204B应用指南来自世界数字转换器市场份额领先者的实用 JESD204B技术信息、技巧及建议* *根据研究公司Databeans于2011年发布的数据转换器报告，ADI公司的数据转换器全球市场份额为48.5%，这一数字超过了排在其后的八家公司的总和。 www.analog.com

内容 MS-2374：什么是JESD204标准，为什么我们要重视它？ ......................................................................................... 2 MS-2304：高速转换器应用指南：数字数据输出 ...................................................................................................... 6 MS-2442：JESD204B与串行LVDS接口相比针对宽带数据转换器应用的考虑 ........................................................ 10 MS-2448：抓住JESD204B接口功能的关键问题.......................................................................................................... 14 MS-2433：使用JESD204B同步多个ADC ........................................................................................................................ 21 MS-2447：JESD204B发射器的三个关键物理层(PHY)性能指标................................................................................. 23 MS-2446：交错ADC入门................................................................................................................................................. 31 MS-2438：针对高速数据转换器的最新高速JESD204B标准带来了验证挑战........................................................ 36 MS-2503：消除影响JESD204B链路传输的因素.......................................................................................................... 44 MS-2672：JESD204B子类(第一部分)： JESD204B子类简介和确定性延迟 ............................................................ 48 MS-2677：JESD204B子类(第二部分)：子类1与子类2系统考虑因素 ...................................................................... 54 MT-201：FPGA与ADC数字数据输出的接口.................................................................................................................. 60 AD9144：四通道、16位、2.8 GSPS, TxDAC+®数模转换器数据手册(第一页) .......................................................... 70 AD9234：12位、1 GSPS JESD204B双通道模数转换器数据手册(第一页) ................................................................ 71 AD9250：14位、170 MSPS/250 MSPS、JESD204B、双通道模数转换器数据手册(第一页) ................................... 72 AD9625：12位、2.5/2.0 GSPS、1.3 V/2.5 V模数转换器数据手册初始版(第一页).................................................... 73 AD9675：八通道超声波AFE带JESD204B数据手册(第一页) ....................................................................................... 74 AD9680：14位、1 GSPS JESD204B双通道模数转换器数据手册(第一页) ................................................................ 75 有关JESD204的更多信息 ............................................................................................................................................... 76 1 | JESD204B应用指南

技术文章 MS-2374 图1. JESD204最初标准通道数据速率定义为312.5 Mbps与3.125 Gbps之间，源阻抗与负载阻抗定义为100 ±20%。差分电平定义为标称800 mV 峰峰值、共模电平范围从0.72 V至1.23 V。该链路利用8b/10b 编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当JESD204标准开始受公众关注时，人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率。这种认识促成了2008年 4月份JESD204第一个修订版的发布，即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps，另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能，即支持多通道。什么是JESD204标准，为什么我们要重视它？作者：Jonathan Harris，ADI公司应用工程师一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口——JESD204——诞生于几年前，其作为转换器接口经过几次版本更新后越来越受瞩目，效率也更高。随着转换器分辨率和速度的提高，对于效率更高的接口的需求也随之增长。JESD204接口可提供这种高效率，较之其前代CMOS和LVDS产品在速度、尺寸和成本上更有优势。采用JESD204的设计拥有更快的接口带来的好处，能与转换器更快的采样速率同步。此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低。该标准可以方便地调整，从而满足未来需求这从它已经历的两个版本的变化中即可看出。自从2006年发布以来， JESD204标准经过两次更新，目前版本为B。由于该标准已为更多的转换器供应商、用户以及FPGA制造商所采纳，它被细分并增加了新特性，提高了效率和实施的便利性。此标准既适用于模数转换器(ADC)也适用于数模转换器 (DAC)，主要用做FPGA的通用接口(也可能用于ASIC)。 JESD204——它是什么？ 2006年4月，JESD204最初版本发布。该版本描述了转换器和接收器( 通常是FPGA或 ASIC)之间数Gb的串行数据链路。在JESD204的最初版本中，串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图1给出了图形说明。图中的通道代表M个转换器和接收器之间的物理接口，该接口由采用电流模式逻辑(CML)驱动器和接收器的差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器，并为设备间的JESD204链路提供时钟。 Page 1 of 4 www.analog.com ©2013 Analog Devices, Inc. All rights reserved. JESD204B应用指南 | 2

MS-2374 图2. 第一版 – JESD204A 虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高，它们依然缺少一个关键因素。这一缺少的因素就是链路上串行数据的确定延迟。对于转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系(虽然这种情况是针对ADC而言，但DAC 的情况类似)。该时序关系受转换器的延迟影响，对于ADC,它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地，对于DAC，延迟定义为数字信号输入DAC的时刻直至模拟输出开始转变这段时间内的时钟周期数。 JESD204及JESD204A标准中没有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B。 2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了 12.5 Gbps，并分成设备的不同速度等级。此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。图3. 第二(当前)版 – JESD204B 在JESD204标准之前的两个版本中，没有确保通过接口的确定延迟相关的条款。JESD204B修订版通过提供一种机制，确保两个上电周期之间以及链路重新同步期间，延迟是可重现和确定性的。其工作机制之一是：在定义明确的时刻使用SYNC~输入信号，同时初始化所有通道中转换器最初的通道对齐序列。另一种机制是使用SYSREF信号—— 一种JESD204B定义的新信号。SYSREF信号作为主时序参考，通过每个发射器和接收器的设备时钟以及本地多帧时钟对齐所有内部分频器。这有助于确保通过系统的确定延迟。JESD204B规范定义了三种设备子类：子类0——不支持确定性延迟；子类1——使用SYSREF的确定性延迟；子类2——使用SYNC~的确定性延迟。子类0可与JESD204A链路做简单对比。子类1主要针对工作在500 MSPS或以上的转换器，而子类2y主s要针对工作在500 MSPS以下的转换器。除了确定延迟，JESD204B支持的通道数据速率上升到 12.5 Gbps，并将设备划分为三个不同的速度等级：所有三个速度等级的源阻抗和负载阻抗相同，均定义为100 ±20%。第一速度等级与JESD204和JESD204A标准定义的通道数据速率相同，即通道数据电气接口最高为3.125 Gbps。JESD204B 的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口。该速度等级将第一速度等级的最低差分电平从 500 mV峰峰值降为400 mV峰峰值。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps的电气接口。该速度等级电气接口要求的最低差分电平降低至360 mV峰峰值。随着不同速度等级的通道数据速率的上升，通过降低所需驱动器的压摆率，使得所需最低差分电平也随之降低，以便物理实施更为简便。 3 | JESD204B应用指南 Page 2 of 4

为提供更多的灵活性，JESD204B版本采用设备时钟而非帧时钟。在之前的JESD204和JESD204A版本中，帧时钟是 JESD204系统的绝对时间参照。帧时钟和转换器采样时钟通常是相同的。这样就没有足够的灵活性，而且当要将此同样的信号路由给多个设备并计数不同路由路径之间的偏斜时，就会对系统设计产生不必要的复杂性。JESD204B 中，采用设备时钟作为JESD204系统每个元件的时间参照。每个转换器和接收器分别接收由时钟发生器电路产生的设备时钟，该发生器电路负责从同一个源产生所有设备的时钟。这让系统设计更加灵活，但需为每个给定设备指定帧时钟和设备时钟之间的关系。 JESD204——为什么我们要重视它？就像几年前LVDS开始取代CMOS成为转换器数字接口技术的首选，JESD204有望在未来数年内以类似的方式发展。虽然CMOS技术目前还在使用中，但已基本被LVDS所取代。转换器的速度和分辨率以及对更低功耗的要求最终使得CMOS和LVDS将不再适合转换器。随着CMOS输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。虽然 LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图4显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。 MS-2374 图4. CMOS、LVDS和CML驱动器功耗比较在大约150 MSPS至200 MSPS和14位分辨率时，就功耗而言， CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的 CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。同样，针对给定的转换器分辨率和采样率，所需的引脚数目也大为减少。表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数和位分辨率。在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204B数据传输的最大数据速率为4.0 Gbps。从该表中可以发现，使用CML驱动器的JESD204B 优势十分明显，引脚数大为减少。 3 JESD204B应用指南 | 4 Page 3 of 4

MS-2374 表1. 引脚数比较 – 200 MSPS ADC 分辨率通道数 12 1 2 12 12 4 12 8 14 1 14 2 4 14 14 8 16 1 16 2 4 16 16 8 CMOS引脚数 13 26 52 104 15 30 60 120 17 34 68 136 LVDS引脚数(DDR) 14 28 56 112 16 32 64 128 18 36 72 144 CML引脚数(JESD204B) 2 4 8 16 2 4 8 16 2 4 8 16 业内领先的数据转换器供应商ADI预见到了推动转换器数字接口向JESD204(由JEDEC定义)发展的趋势。ADI自从初版JESD204规范发布之时起即参与标准的定义。截至目前为止，ADI发布了多款转换器产品，兼容JESD204和JESD204A 输出，目前正在着手开发输出兼容JESD204B的产品。 AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，集成JESD204接口。AD9644和 AD9641是14位、80 MSPS/ 155 MSPS、双通道/单通道ADC，集成JESD204A接口。DAC 这方面，最近发布的AD9128是一款双通道、16位、1.25 GSPS DAC，集成JESD204A接口。欲了解有关ADI公司兼容JESD204 标准的更多产品，请访问www.analog.com/jesd204。随着转换器速度和分辨率的提高，对于效率更高的数字接口的需求也随之增长。随着JESD204串行数据接口的发明，业界开始意识到了这点。接口规范依然在不断发展中，以提供更优秀、更快速的方法将数据在转换器和 FPGA(或ASIC)之间传输。接口经过两个版本的改进和实施，以适应对更高速度和分辨率转换器不断增长的需求。展望转换器数字接口的发展趋势，显然JESD204有望成为数字接口至转换器的业界标准。每个修订版都满足了对于改进其实施的要求，并允许标准演进以适应转换器技术的改变及由此带来的新需求。随着系统设计越来越复杂，以及对转换器性能要求的提高，JESD204标准应该可以进一步调整和演进，满足新设计的需要。参考文献 JEDEC标准：JESD204(2006年4月)。JEDEC固态技术协会，网址www.jedec.org JEDEC标准：JESD204A(2008年4月)。JEDEC固态技术协会，网址www.jedec.org JEDEC标准：JESD204B(2011 年7月)。JEDEC固态技术协会，网址www.jedec.org 资源分享本文作者简介 Jonathan Harris是ADI公司高速转换器部(北卡罗来纳州格林斯博罗)的一名产品应用工程师。作为一名产品支持应用工程师，他在射频业拥有超过七年的经验。Jonathan在奥本大学和北卡罗来纳大学夏洛特分校分别获得电子工程硕士 (MSEE) 和电子工程学士(BSEE) 学位。联系方式： jonathan.harris@analog.com One Technology Way • P.O. Box 9106 • Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 • Fax: 781.461.3113 • www.analog.com Trademarks and registered trademarks are the property of their respective owners. TA11322sc-0-10/13(A) www.analog.com ©2013 Analog Devices, Inc. All rights reserved. 3 5 | JESD204B应用指南 Page 4 of 4

高速转换器应用指南：数字数据输出作者：Jonathan Harris，ADI公司产品应用工程师内容提要设计人员有各种模数转换器(ADC)可以选择，数字数据输出类型是选择过程中需要考虑的一项重要参数。目前，高速转换器三种最常用的数字输出是互补金属氧化物半导体 (CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。 ADC中每种数字输出类型都各有优劣，设计人员应根据特定应用仔细考虑。这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求，以及其他因素。本文将讨论每种输出类型的电气规格，及其适合特定应用的具体特点。我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。 CMOS数字输出驱动器在采样速率小于200 MSPS的ADC中，CMOS是很常见的数字输出。典型的CMOS驱动器由两个晶体管(一个NMOS和一个PMOS)组成，连接在电源(VDD)和地之间，如图1a所示。这种结构会导致输出反转，因此，可以采用图1b所示的背对背结构作为替代方法，避免输出反转。输出为低阻抗时，CMOS输出驱动器的输入为高阻抗。在驱动器的输入端，由于栅极与导电材料之间经栅极氧化层隔离，两个 CMOS晶体管的栅极阻抗极高。输入端阻抗范围可达k至 M级。在驱动器输出端，阻抗由漏电流I D控制，该电流通常较小。此时，阻抗通常小于几百。CMOS的电平摆幅大约在VDD和地之间，因此可能会很大，具体取决于VDD 幅度。技术文章 MS-2304 a) 反相输出 b) 同相输出图1. 典型CMOS数字输出驱动器由于输入阻抗较高，输出阻抗较低，CMOS的优势之一在于通常可以用一个输出驱动多个CMOS输入。CMOS的另一个优势是低静态电流。唯一出现较大电流的情况是 CMOS驱动器上发生切换时。无论驱动器处于低电平(拉至地)还是高电平( 拉至V DD)，驱动器中的电流都极小。但是，当驱动器从低电平切换到高电平或从高电平切换到低电平时，VDD与地之间会暂时出现低阻抗路径。该瞬态电流是转换器速度超过200 MSPS时，输出驱动器中采用其他技术的主要原因。另一个原因是转换器的每一位都需要CMOS驱动器。如果转换器有14位，就需要14个CMOS输出驱动器来传输每一位。一般会有一个以上的转换器置于单个指定封装，常见为八个。采用CMOS技术时，意味着数据输出需要高达112 个输出引脚。从封装角度来看，这不太可能实现，而且还会产生高功耗，并使电路板布局变得更加复杂。为了解决这些问题，我们引入了使用低压差分信号(LVDS)的接口。 LVDS数字输出驱动器与CMOS技术相比，LVDS具备一些明显优势。它可以在低电压信号(约350 mV)下工作，并且为差分而非单端。低压摆幅具有较快的切换时间，可以减少EMI问题。差分这一特性可以带来共模抑制的好处。这意味着耦合到信号的噪声对两个信号路径均为共模，大部分都可被差分接收器消除。LVDS中的阻抗必须更加严格控制。在LVDS中，负载阻抗应约为100 ，通常通过LVDS接收器上的并联端接电阻实现。此外，LVDS信号还应采用受控阻抗传输线进行传输。差分阻抗保持在100 时，所需的单端阻抗为50 。图2 所示为典型LVDS输出驱动器。 Page 1 of 4 www.analog.com ©2013 Analog Devices, Inc. All rights reserved. JESD204B应用指南 | 6

MS-2304 图2. 典型LVDS输出驱动器如图2中LVDS输出驱动器拓扑结构所示，电路工作会在输出电源产生固定直流负载电流。这可以避免输出逻辑状态跃迁时典型CMOS输出驱动器中出现的电流尖峰。电路中的标称源电流/吸电流设为3.5 mA，使得端接电阻100 时典型输出电压摆幅为350 mV。电路的共模电平通常设为1.2 V，兼容3.3 V、2.5 V和1.8 V电源电压。有两种书面标准可用来定义LVDS接口。最常用的标准之一是ANSI/TIA/EIA-644规格，标题为《低压差分信号(LVDS) 接口电路的电气特性》。另一种是IEEE标准1596.3，标题为《可扩展一致性接口(SCI)的低压差分信号IEEE标准》。 LVDS需要多加注意信号路由的物理布局，但在采样速率达到200 MSPS或更高时可以为转换器提供许多优势。LVDS 的恒定电流使得许多输出都能受到驱动，无需CMOS要求的大量电流吸取。此外，LVDS还能以双倍数据速率(DDR) 模式工作，其中两个数据位可以通过同一个LVDS输出驱动器。与CMOS相比，可以减少一半的引脚数。同时，还降低了等量数据输出的功耗。对转换器数据输出而言， LVDS确实相比CMOS具有诸多优势，但也和CMOS一样存在一些限制。随着转换器分辨率的增加，LVDS接口所需的数据输出量会变得更难针对PCB布局进行管理。此外，转换器的采样率最终会使接口所需的数据速率超出LVDS 的能力。 CML输出驱动器转换器数字输出接口的最新趋势是使用具有电流模式逻辑 (CML)输出驱动器的串行接口。通常，高分辨率(≥14位)、高速(≥200 MSPS)和需要小型封装与低功耗的转换器会使用这些类型的驱动器。CML输出驱动器用在JESD204接口，这种接口目前用于最新转换器。采用具有JESD204接口的CML驱动器后，转换器输出端的数据速率可达12 Gbps(当前版本JESD204B规格)。此外，需要的输出引脚数也会大幅减少。时钟内置于8b/10b编码数据流，因此无需传输独立时钟信号。数据输出引脚数量也得以减少，最少只需两个。由于转换器的分辨率、速度和通道数增加，数据输出引脚的数量可调整到适应所需的更高吞吐量。由于CML驱动器采用的接口通常为串行接口，增加引脚数的要求与CMOS或LVDS相比要小得多(CMOS或 LVDS中传输的数据为并行数据，需要的引脚数多得多)。 CML驱动器用于串行数据接口，因此，所需引脚数要少得多。图3所示为用于具有JESD204接口或类似数据输出的转换器的典型CML驱动器。该图显示了CML驱动器典型架构的一般情况。图中显示了可选源端接电阻和共模电压。电路的输入可将开关驱动至电流源，电流源则将适当的逻辑值驱动至两个输出端。 3 7 | JESD204B应用指南 Page 2 of 4

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