2014年北京科技大学数字电子考研真题.doc

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74LS163 的时序图

2014 年北京科技大学数字电子考研真题北京科技大学 2014 年硕士学位研究生入学考试试题 ============================================================================== 试题编号： 815 试题名称：数字电子适用专业：电子科学与技术、电子与通信工程（专业学位）说明：所有答案必须写在答题纸上，做在试题或草稿纸上无效。 ============================================================================== 一、（10 分）已知逻辑函数    F  BC 1、列出真值表； 2、用卡诺图化简； 3、画出化简后的逻辑图。   CBACBABA 0  二、（15 分）分析图中的逻辑电路， 1、写出逻辑电路的输出表达式； 2、化为最简与或式； 3、列出真值表； 4、分析逻辑功能。 A B C & ≥1 1 F1 =1 =1 F2

三、（15 分）分析图中的逻辑电路， 1. 写出输出 F1 和 F2 的逻辑表达式； 2. 列出真值表。 A B C 1 A2 A1 A0 74LS138 S 1 S S 2 3 Y Y Y Y Y Y Y Y 0 1 2 3 4 5 6 7 & & F1 F2 3 线-8 线译码器 74LS138 的功能表输入输出 S1 0 × 1 1 1 1 1 1 1 1 3 2 S S  × 1 0 0 0 0 0 0 0 0 A2 A1 A0 × × × × × × 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0Y 1 1Y 1 2Y 1 3Y 1 4Y 1 5Y 1 6Y 1 7Y 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0

四、（15 分）设计一位十进制数 BCD 码（8421 码）的判断电路，当输入的十进制数为 4、6、 8 时，电路输出为 1，否则为 0。要求使用两种方法实现： 1. 用最简与非门实现，画出逻辑电路图； 2. 用一片 8 选 1 数据选择器 74LS151 和必要的门电路实现，画出逻辑电路图。 D0 D1 D2 D3 D4 D5 D6 D7 74LS151 F S A2 A1 A0 74LS151 型数据选择器的功能表输入地址 A1 × 0 0 1 1 0 0 1 1 A0 × 0 1 0 1 0 1 0 1 A2 × 0 0 0 0 1 1 1 1 输出使能 S 1 0 0 0 0 0 0 0 0 F 0 D0 D1 D2 D3 D4 D5 D6 D7 五、（15 分）分析电路， 1、写出输出方程； 2、写出各触发器的状态方程； 3、画出状态转换图； 4、分析该电路的功能。 Q0 D > C Q1 D > C Q2 & F & D > C CP 六、（15 分）用 JK 触发器设计一个二进制的计数器，使它的状态序列值为 001 -> 010 -> 101 ->111 。

七、（20 分）分析电路的逻辑功能，设初始状态 Q3Q2Q1Q0 为 0000。 1、列出驱动方程； 2、列出状态方程； 3、画出状态转换图； 4、分析逻辑功能； 5、判断该电路是否具有自启动功能。 J > C K Q0 J > C K Q1 & ≥1 J > C K Q2 & Q3 J > C K & CP 八、（15 分）电路如图， 1、555 定时器构成何种电路？ 2、写出 JK 触发器的特性方程； 3、画出 uo、Q、Q 、Y1 和 Y2 的波形。 R1 R2 C +UCC 1 J > C K Q Q uo 8 4 555 3 1 5 6 2 7 C ≥1 ≥1 Y1 Y2 九、（10 分）使用 2 片 256×4 ROM 构成 512×4 ROM 。 ▽ ▽ ROM 256×4 A0 A1 A2 A3 A4 A5 A6 A7 & En ▽ ▽ 地址输入线 E E 0 1 数据输出线 O0 O1 O2 O3

十、（20 分）用 74LS163 和必要的门电路设计一个可控进制的计数器，A 为控制输入端。要求： 1、当 A=0 时计数器工作在 6 进制；当 A=1 时计数器工作在 13 进制； 2、标出进位输出端； 3、写出设计思路。 SR PE CEP CET CLK >C D 0 D 1 D 2 D 3 CTR DIV 16 74LS163 TC=15 TC Q 0 Q 1 Q 2 Q 3 SR PE D0 D1 D2 D3 CLK CEP CET Q0 Q1 Q2 Q3 TC 输入数据输出 12 13 14 15 0 1 2 清零置数计数禁止 74LS163 的时序图

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