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集成电路版图IC-layout.doc

发布时间：2022-06-08 发布人：admin 分类：说明书 资料大小：0.10M 资料格式：doc 举报 版权申诉
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    集成电路常用器件介绍 一、CMOS 工艺下器件： CMOS 工艺可分为 P 阱 CMOS、N 阱 CMOS 和双阱 CMOS。以 NWELL 工艺为例说明 CMOS 中常用有源及无源器件 的器件结构、工作原理、特性参数等。建议在此之前先了解 CMOS 的基本工艺。 1.1 有源器件 1. MOS 管 采用 N 阱工艺制作的 PMOS 与 NMOS 结构示意图如图（1.1-1），在衬底为轻掺杂 P-的材料上， 扩散两个重掺杂的 N+区就构成了 N 沟器件，两个 N+区即源漏，中间为沟道。中间区域的表面上有以薄层介质 材料二氧化硅将栅极（多晶硅）与硅隔离开。同样，P 沟器件是在衬底为轻掺杂的 N-的材料（即 N 阱或 NWELL） 上，扩散两个重掺杂的 P+区形成的。 图中的 B 端是指衬底，采用 N 阱工艺时，N 阱接最高电位 VDD，Psub 接 VSS。通常将 PMOS、NMOS 的源极与衬 底接在一起使用。这样，栅极和衬底各相当于一个极板，中间是二氧化硅绝缘层，形成电容。当栅源电压变 化时，将改变衬底靠近绝缘层处感应电荷的多少，从而控制漏极电流的大小。 图（1.1-1）
    以 N 沟器件为例说明 MOS 管的工作原理： （1）N 沟增强型 MOS 管：当栅源之间不加电压时，漏源之间是两只背靠背的 PN 结，不存在导电沟道， 因此即使漏源之间加电压，也不会有漏极电流。 当 uDS=0,且 uGS>0 时，由于二氧化硅的存在，栅极电流为零。但是栅极金属层将聚集正电荷，它们排 斥 P 型衬底靠近二氧化硅一侧的空穴，使之剩下不能移动的负离子区，形成耗尽层。当 uGS 增大，一方面耗尽 层加宽，另一方面将衬底的自由电子吸引到耗尽层于绝缘层之间，形成一个 N 型薄层，称为反型层，如图 （1.1-2）。这个反型层即源漏之间的导电沟道。指沟道刚刚形成的栅源电压称为开启电压 UGS(th)。uGS 越大反型 层越厚，导电沟道电阻越小。 图（1.1-2） 当 uGS 是大于 UGS(th)的一个确定值时，若在漏源之间加正向电压，则产生一定的漏极电流。此时，uDS 的变化对导电沟道的影响与结型场效应管相似，即当 uDS 较小时，uDS 的增大使漏极电流线性增大，沟道沿源漏 方向逐渐变窄，一旦 uDS 增大到使 uGD= UGS(th)[即 uDS＝UGS- UGS(th)]时，沟道在漏极一侧出现夹断点，称为预夹断， 如图(1.1-3)所示。如果 uDS 继续增大，夹断区随之延长。而且 uDS 的增大大部分几乎用于克服夹断区对漏极电 流的阻力。从外部看，漏极电流几乎不因 uDS 的增大而变化，管子进入恒流区，漏极电流几乎仅决定于 uGS。 图（1.1-3）
    （2）N 沟耗尽型 MOS 管：如果在制造 MOS 管时，在二氧化硅绝缘层中掺入大量正离子（或者在衬底沟 道区注入与衬底相反类型的离子），那么即使 uGS＝0，在正离子的作用下 P 型衬底表面也存在反型层，即漏源 之间存在导电沟道，只要在源漏之间加正向电压，就会产生漏极电流。且 uGS 为正时，反型层加宽，漏极电流 加大，反之漏极电流减小。当 uGS 从零减小到一定值时，反型层消失，漏极电流为零。此时的 uGS 称为夹断电 压 uGS（off）。如图（1.1-4） 图（1.1-4）N 耗尽管 2.三极管 （VPNP 、 LPNP、VNPN） CMOS 工艺下可以做双极晶体管，但是集电极要受到限制（必须接至 VDD 或 VSS），以 N 阱工艺为例说明其 VPNP,VNPN 如何形成。如图（1.1-6），VNPN 即衬底 PNP 的发射极是与源漏扩散同时形成的，基极是与阱同时 形成的，P-衬底是集电极，P-衬底接最负电位，所以基极与集电极形成反相 PN 结。其晶体管的作用发生在纵 向，所以也叫纵向 PNP。因基区是阱，所以基区电阻较大。 在基本 N 阱 CMOS 工艺的基础上再加一道工序，即在源漏扩散前加一掺杂的 P 型扩散层 BP，就可以制作
    纵向 NPN 管，即 VNPN。如图（1.1-7）。而 CMOS 工艺下的 LPNP 存在两个寄生 PNP 管，通常短接两端应用于 ESD 保护。如图（1.1-8）。 图（1.1-6） 图（1.1-7）
    图（1.1-8）左边为版图，右边为其剖面图 3.二极管（psub-nwell、sp-nwell） CMOS N 阱工艺中二极管结构有两种，一是 psub-nwell，另一个是 sp-nwell，其中 SP 即 P＋重掺杂，在源 漏扩散时形成。SP/N-WELL 二极管存在寄生 PNP 三极管和较大的串联电阻。
    1.2 无源器件 1.CAP CMOS 工艺中除了，MOS 电容外，可与之兼容的还有 BN 电容和双 POLY 电容。下面分别介绍其结构和特性。 （1）MOS 电容 也叫感应沟道的单层多晶硅 MOS 电容器，此电容器结构如图（1.2-1），它是以栅氧 化层作为介质，多晶硅为上极板，衬底为下极板。 图（1.2-1） （2）BN 电容 这是一种以多晶硅作为上极板，栅氧化层为介质，BN 层为下极板的电容器。其中 BN 层是 与源漏掺杂差不多的一种重掺杂。从工艺来看，源漏的扩散是在多晶硅淀积和定域之后做的，所以要在此时 为电容做重掺杂是不可能的，必须在淀积多晶硅之前加一道工序作为下极板。在自厂 CMOS 工艺的标准层中， BN 为第五层，POLY 为第七层。在 CMOS N 阱工艺中 BN 电容经常做在 NWELL 里，NWELL 可以在这里起抗压和隔 离噪声的作用。此种电容约为 0.35－0.5fF/um2。其版图和剖面图如图（1.2-2）
    图（1.2-2） 图（1.2-3） （3）双 POLY 电容 双 POLY 电容由两个导电层（金属或多晶硅）构成，中间用二氧化硅隔开。通常是 多晶硅－二氧化硅－多晶硅结构。如图（1.2-3）所示。做这种电容需要两次多晶硅工艺，比单层多晶硅要多 几道工序。双 POLY 电容是做在场氧化层上，电容的上下极通过场氧化层与其他器件及衬底隔开，是个寄生参 量很小的固定电容。只要能精确控制所生长的氧化层介质的质量和厚度，就可以得到精确的电容值。其单位 电容的典型值为 0.3～0.4fF/um2。此数值较小是因为其二氧化硅的厚度比栅氧化层的厚度要大些。 以上介绍的这些电容都存在不可避免的寄生电容，如双 POLY 电容的上极板与上层的互连线，下极板与衬 底。而这些寄生电容通常与电容自身的大小，版图形状，工艺参数有关。可以通过版图设计，工艺控制尽可 能减小。 2.电阻 在能与 CMOS 工艺兼容的电阻通常有四种：扩散电阻、多晶硅电阻、阱电阻、夹断电阻。下面分别介绍： （1）扩散电阻 扩散电阻是在源漏扩散时形成，有 N+扩散和 P＋扩散电阻。在 CMOS 工艺下，N+扩散电 阻是做在 PSUB 上，P＋扩散是在 N 阱里，如图（1.2-4）。这类电阻器的阻值估算为 R＝RSL/W RS 为薄层电阻，L,W 分别为电阻器的宽度和长度。实际的电阻的版图形状根据电阻的大小，设计会有不 同，所以计算方法也比较复杂，例如做大电阻时有拐角，那拐角处的电阻必须乘以拐角修正因子（k＝0.5）。 RS 的阻值范围为 10－100 欧/方。N+扩散电阻的 RS 值通常小于 P＋扩散电阻，以自厂为例，N+扩散电阻的 RS 为 50 欧，P+扩散电阻的 RS 为 100 欧。方块值越大，其温度系数越大；其特征尺寸越小，浓度越高。
    图（1.2-4） （2）多晶硅电阻 多晶硅电阻结构较简单如图（1.2-5）所示，左边是以 POLY1 做电阻时的版图与剖面图， 右边是 POLY2 做电阻时的版图与剖面图，POLY2 电阻在端头处多加了 N+注入，时为了降低端头接触电阻。但 是如果要求电阻精确匹配的话，最好整个电阻区域都覆盖 N＋。（模拟版图的艺术 P178）。POLY 电阻要做在场 氧上，不仅可以减小电阻与衬底间的寄生电容，也可以确保电阻值不会因为薄氧的台阶而引起不可预料的变 化。其薄层电阻通常在 30—200 欧/方范围内，做低阻时 25－50 欧/方。由于电路设计的需要，还经常通过工 艺掺杂手段的不同来调整出不同薄层电阻值的多晶硅电阻。例如，用扩散掺杂法制作的这类电阻精度就不高， 主要用来作存储器单元的负载电阻，它要求高阻值的同时可放松对精度的要求。而用离子注入法掺杂工艺时， 电阻的精度较高。 图（1.2-5）左边为 poly1 电阻，右边为 POLY2 电阻
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