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verilog设计抢答器.doc

发布时间：2022-06-01 发布人：admin 分类：说明书 资料大小：0.29M 资料格式：doc 举报 版权申诉
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    抢答器设计
    1引言
    6 总结
    谢 辞
    参考文献
    抢答器设计 题 专 目： 业： 智能电子抢答器 电子信息工程 2011 年 1 月 7 日
    摘 要 抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直 观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单 片机以及外围电路组成。 本设计是以四路抢答为基本概念。从实际应用出发,利用电子设计自动化 ( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以 Verilog HDL 硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方 便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主 要有四部分组成：鉴别锁存电路、FPGA 主芯片 EP1C3T144C8 电路、计分电路以 及扫描显示模块的电路，并利用 Quartus II 工具软件完成了 Verilog HDL 源程 序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。 在实际中有很大的用途。 关键词： 抢答器 Quartus II Verilog HDL EP1C3T144C8 2
    1 引言 硬件描述语言 Hardware Description Language 是硬件设计人员和电子设 计自动化 EDA 工具之间的界面。其主要目的是用来编写设计文件，建立电子系 统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog HDL 或 VHDL 建 模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可 以实现的数字逻辑网表 Netlist，根据型仿真验证无误后用于制造ASIC芯片或写 入 EPLD 和 FPGA 器件中。 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language）， 是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑 电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL 就是在用途最广泛的 C 语言的基础上发展起来的一种件 描述语言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了 相关的故障模拟与时序分析工具。1985 年 Moorby 推出它的第三个商用仿真 器 Verilog-XL,获得了巨大的成功，从而使得 Verilog HDL 迅速得到推广应 用。1989 年 CADENCE 公司收购了 GDA 公司，使得 Verilog HDL 成为了该公 司的独家专利。1990 年 CADENCE 公司公开发表了 Verilog HDL,并成立 LVI 组织以促进 Verilog HDL 成为 IEEE 标准，即 IEEE Standard 1364-1995. Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可 以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安 排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬 件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。 2 关于课程设计 2．1 课程设计目的 理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独 立工作能力，通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字 电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的 方法和步骤。巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实 际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习 EDA 技术，用 Verilog HDL 语言去控制将会使我们对本专业知识可以更好地掌 握。 2．2 课程设计的内容 1 用 EDA 实训仪的 I/O 设备和 PLD 芯片实现智能电子抢答器的设计 2 智能电子抢答器可容纳 4 组参赛者抢答，每组设一个抢答器 3
    3 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开 始抢答，并用 EDA 实训仪上面的八段数码管显示抢答者的序号，同时扬声器发出 “嘟嘟”的响声，并维持 3 秒钟，此时电路自锁，不再接受其他选手的抢答信号 4 设置计分电路，每组开始时设置为 6 分，抢答后由主持人计分，答对一次 加 1 分，错一次减 1 分。 3 开发工具简介 3．1 EDA 技术 EDA 是电子设计自动化（Electronic Design Automation）的缩写，在 20 世纪 90 年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试 （CAT）和计算机辅助工程（CAE）的概念发展而来的。 EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优 化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下 载等工作。EDA 技术的出现，极大地提高了电路设计的效率和可操作性，减轻了 设计者的劳动强度。 利用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统， 大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计 出 IC 版图或 PCB 版图的整个过程的计算机上自动处理完成。 现在对 EDA 的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、 化工、矿产、生物、医学、军事等各个领域，都有 EDA 的应用。目前 EDA 技术已 在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从 设计、性能测试及特性分析直到飞行模拟，都可能涉及到 EDA 技术。 3．2 硬件描述语言—Verilog HDL Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moorby 后来成为 Verilog － XL 的主要设计者和 Cadence 公司（ Cadence Design System ）的第一个合伙人。在 1984-1985 年间， Phil Moorby 设计出 第一个名为 Verilog-XL 的仿真器； 1986 年，他对 Verilog HDL 的发展又一 次作出了巨大贡献 —— 提出了用于快速门级仿真的 XL 算法。 随着 Verilog-XL 算法的成功， Verilog HD 语言得到迅速发展。 1989 年， Cadence 公司收购 GDA 公司， Verilog HDL 语言成为了 Cadence 公司的私有 财产。 1990 年， Cadence 公司决定公开 Verilog HDL 语言，并成立了 OVI （ Open Verilog International ）组织，并负责促进 Verilog HDL 语言的发 展。基于 Verilog HDL 的优越性， IEEE 于 1995 年制定了 Verilog HDL 的 4
    IEEE 标准，即 Verilog HDL1364-1995 ；2001 年发布了 Verilog HDL1364-2001 标准。 3．3 Verilog HDL 的设计流程 一般是： 1 ． 文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。 通常 Verilog HDL 文件保存为 .v 文件。 2 ． 功能仿真：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正 确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行 时序仿真）。 3 ．逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布 尔表达式。逻辑综合软件会生成 .edf （ EDIF ）的 EDA 工业标准文件。（最 好不用 MAX+PLUS II 进行综合，因为只支持 VHDL/Verilog HDL 的子集） 4 ． 布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计 好的逻辑安放到 CPLD/FPGA 内。 5 ．时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的 时序（也叫后仿真）。 3.4 FPGA 采用了逻辑单元阵列 LCA（Logic Cell Array）这样一个新概念，内部 包括可配置逻辑模块 CLB（Configurable Logic Block）、输出输入模块 IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA 的基本特点主要 有： 1）采用 FPGA 设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。 --2）FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 3）FPGA 内部有丰富的触发器和 I／O 引脚。 4）FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA 采用高速 CHMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。 可以说，FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 5
    目前 FPGA 的品种很多，有 XILINX 公司的 Virtex 系列、TI 公司的 TPC 系列、 ALTERA 公司的 Stratix 系列等。 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的，因此，工作时需要 对片内的 RAM 进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后，FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此，FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、 PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。这 样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。 FPGA 有多种配置模式：并行主模式为一片 FPGA 加一片 EPROM 的方式；主 从模式可以支持一片 PROM 编程多片 FPGA；串行模式可以采用串行 PROM 编 程 FPGA；外设模式可以将 FPGA 作为微处理器的外设，由微处理器对其编程。 4 设计过程 4．1 系统设计要求 本设计的具体要求是： (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按 钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若 参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢 答开关不起作用。 （3）自锁后，用八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”并且 持续 3 秒。 (4) 设置计分电路。 每组在开始时预置成 6，抢答后由主持人计分，答对一次 加 1，否则减 1 分 。 4．2 系统设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮 1、2、3、 4，系统清零信号 CLR，系统时钟信号 CLK，计分复位端 RST，加分按钮端 ADD， 计时预置控制端 LDN，计时使能端 EN，计时预置数据调整按钮 TA、TB；系统的 输出信号有：四个组抢答成功与否的指示灯控制信号输出口 LEDA、LEDB、LEDC、 LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信 号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答 信号的鉴别和锁存功能；数码管显示；计分控制。 根据以上的分析，我们可将整个系统分为四个主要模块：抢答鉴别模 6
    块；抢答计分模块；显示译码模块；EP1C3T144C8 接口模块。 抢答 原理图 显示 蜂鸣 原理图 7
    计分显示模块（由于板大小限制，只显示两组）pcb EP1C3T144C8 接口原理图 系统的工作原理如下：当主持人按下使能端 EN 时，抢答器开始工作，1、2、3、4 四位 抢答者谁最先抢答成功则此选手的台号灯（LED1~LED4）将点亮，并且主持人前的组别显示 数码管讲显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按 加分按钮，抢答积分模块将给对应的组加分，并将组的总分显示在对应的选手计 分数码管上。在此过程中。完成第一轮抢答后，主持人清零，接着重新开始，步 骤如上。 主要 VHDL 源程序 4．3 module YangLu(clk,inputEn,inputL1,inputL2,inputL3,inputL4,Sig1,Sig2,Sig3,Sig4,Led,Buzz er); // 一开始时声明有哪些端口 //输入口 8
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