FPGA最小系统原理图.pdf-资料库

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华清远见——嵌入式培训专家 http://www.farsight.com.cn 第 2 章从零开始设计FPGA 最小系统本章目标掌握 FPGA 最小系统的概念和组成电路了解 FPGA 常用接口电路的原理和设计了解 FPGA 硬件系统的调试步骤和方法 2.1 FPGA 最小系统的概念 FPGA 最小系统是可以使 FPGA 正常工作的最简单的系统。它的外围电路尽量最少，只包括 FPGA 必要的控制电路。一般所说的 FPGA 的最小系统主要包括： FPGA 芯片、下载电路、外部时钟、复位电路和电源。如果需要使用 NIOS II 软嵌入式处理器还要包括： SDRAM 和 Flash。一般以上这些组件是 FPGA 最小系统的组成部分。红色飓风 II 代 Altera 开发板功能框图如图 2.1 所示。华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

图 2.1 红色飓风 II 代 Altera 开发板功能框图红色飓风 II 代 Altera 开发板的总线接口信号如图 2.2 所示。 1 2.2 FPGA 最小系统电路分析 11 ║ 图 2.2 开发板的总线扩展接口 2.2 FPGA 最小系统电路分析 2.2.1 FPGA 管脚设计 FPGA 的管脚主要包括：用户 I/O（User I/O）、配置管脚、电源、时钟及特殊应用管脚等其中有些管脚可有多种用途，所以在设计 FPGA 电路之前，需要认真的阅读相应 FPGA 的芯片手册。下面以 Altera 公司的 Cyclone 系列 FPGA 为例，介绍 FPGA 的各种功能管脚。（1）用户 I/O。 I/Onum（LVDSnumn）：可用作输入或输出，或者双向口，同时可作为 LVDS 差分对的负端。其中 num 表示管脚序号。一般在绘制 FPGA 原理图时，将同一种功能和用途的管脚放在一个框图中，如图 2.3 所示是用户 I/O 的原理图。（2）配置管脚。 • MSEL[1..0] ：用于选择配置模式。FPGA 有多种配置模式，比如主动、被动、快速、正常、串行、并行等，可以此管脚进行选择。 • DATA0：FPGA 串行数据输入，连接至配置器件的串行数据输出管脚。 • DCLK ：FPGA 串行时钟输出，为配置器件提供串行时钟。 • nCSO （I/O）：FPGA 片选信号输出，连接至配置器件的 nCS 管脚。 • ASDO （I/O）：FPGA 串行数据输出，连接至配置器件的 ASDI 管脚。 • nCEO ：下载链器件使能输出。在一条下载链（Chain）中，当第一个器件配置完成后华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

║12 第 2 章从零开始设计 FPGA 最小系统此信号将使能下一个器件开始进行配置。下载链的最后一个器件的 nCEO 应悬空。华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

1 2.2 FPGA 最小系统电路分析 13 ║ • nCE ：下载链器件使能输入，连接至上一个器件的 nCEO。下载链第一个器件的 nCE 图 2.3 FPGA 用户 I/O 原理图接地。 • nCONFIG ：用户模式配置起始信号。 • nSTATUS：配置状态信号。 • CONF_DONE ：配置结束信号。如图 2.4 所示是 FPGA 配置管脚原理图。（3）电源管脚。 • VCCINT ：内核电压。通常与 FPGA 芯片所采用的工艺有关，例如 130nm 工艺为 1.5V，90nm 工艺为 1.2V。 • VCCIO ：端口电压。一般为 3.3V，还可以支持选择多种电压，如 5V、1.8V、1.5V 等。 • VREF ：参考电压。 • GND ：信号地。如图 2.5 所示是 FPGA 电源管脚原理图。图 2.4 FPGA 配置管脚原理图华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

║14 第 2 章从零开始设计 FPGA 最小系统（4）时钟管脚。 • VCC_PLL ：锁相环管脚电压，直接连 VCCIO。 • VCCA_PLL ：锁相环模拟电压，一般通过滤波器接到 VCCINT 上。 • GNDA_PLL ：锁相环模拟地。 • GNDD_PLL ：锁相环数字地。 • CLK num(LVDSCLKnump)：锁相环时钟输入。支持 LVDS 时钟输入，p 接正端，num 表示 PLL 序号。 • CLK num(LVDSCLKnumn)：锁相环时钟输入。支持 LVDS 时钟输入，n 接负端，num 表示 PLL 序号。 • PLL num_OUTp(I/O)：锁相环时钟输出。支持 LVDS 时钟输入，p 接正端，num 表示 PLL 序号。 • PLL num_OUTn(I/O)：锁相环时钟输出。支持 LVDS 时钟输入，n 接负端，num 表示 PLL 序号。如图 2.6 所示是 FPGA 时钟管脚原理图。图 2.5 FPGA 电源管脚原理图图 2.6 FPGA 时钟管脚原理图另外，FPGA 的管脚中，有一些是全局时钟，这些管脚在 FPGA 中已经做好了时钟树。使用这些管脚作为关键时钟或信号的布线可以获得最佳性能。（5）特殊管脚。 • VCCPD ：用于选择驱动电压。 • VCCSEL ：用于控制配置管脚和锁相环相关的输入缓冲电压。 • PORSEL ：上电复位选项。 • NIOPULLUP ：用于控制配置时所使用的用户 I/O 的内部上拉电阻是否工作。华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

1 2.2 FPGA 最小系统电路分析 15 ║ • TEMPDIODEn/p ：用于关联温度敏感二极管。 2.2.2 下载配置与调试接口电路设计 FPGA 是 SRAM 型结构，本身并不能固化程序。因此 FPGA 需要一片 Flash 结构的配置芯片来存储逻辑配置信息，用于进行上电配置。以 Altera 公司的 FPGA 为例，配置芯片分为串行（EPCSx 系列）和并行（EPCx 系列）两种。其中 EPCx 系列为老款配置芯片，体积较大，价格高。而 EPCSx 系列芯片与之相比，体积小、价格低。另外，除了使用 Altera 公司的配置芯片，也可以使用 Flash+CPLD 的方式去配置 FPGA。在把程序固化到配置芯片之前，一般先使用 JTAG 模式去调试程序，也就是把程序下载到 FPGA 芯片上运行。虽然这种方式在断电以后程序会丢失，但是充分利用了 FPGA 的无限擦写性。所以一般 FPGA 有两个下载接口：JTAG 调试接口和 AS（或 PS）模式下载接口。所不同的是前者下载至 FPGA，后者是编程配置芯片（如 EPCSx），然后再配置 FPGA。如图 2.7 和图 2.8 所示分别是 JTAG 模式和 AS 模式的电路原理图。图 2.7 JTAG 模式原理图 2.2.3 高速 SDRAM 存储器接口电路设计 SDRAM 可作为软嵌入式系统的（NIOS II ）的程序运行空间，或者作为大量数据的缓冲区。SDRAM 是通用的存储设备，只要容量和数据位宽相同，不同公司生产的芯片都是兼容的。一般比较常用的 SDRAM 包括现代 HY57V 系列、三星 K4S 系列和美光 MT48LC 系列。例如，4M×32 位的 SDRAM，现代公司的芯片型号为 HY57V283220，三星公司的为 K4S283232，美光公司的为 MT48LC4M32。这几个型号的芯片可以相互替换。 SDRAM 典型电路如图 2.9 所示。华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

║16 第 2 章从零开始设计 FPGA 最小系统图 2.8 AS 模式原理图图 2.9 SDRAM 典型电路华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

1 2.2 FPGA 最小系统电路分析 17 ║ 2.2.4 异步 SRAM（ASRAM）存储器接口电路设计由于 ASRAM 的读写时序相对比较简单，因此一般使用 SRAM 作为数据的缓冲，但其成本相对 SDRAM 高。而且作为异步设备，ASRAM 对于时钟同步的要求也不高，可以在低速下运行。ASRAM 主要为 8 位和 16 位数据宽度，用户可根据需要进行选择。 ASRAM 的典型电路如图 2.10 所示。图 2.10 ASRAM 典型电路 2.2.5 Flash 存储器接口电路设计 Flash 可作为软嵌入式系统的程序存储空间，或者作为程序的固件空间。最常使用的是 AMD 公司或者 Intel 公司的 Flash。在小容量的 Flash 选择上，AMD 公司的 Flash 性价比较高而高容量的 Flash 选择上，Intel 公司的 Flash 性价比较高。 Flash 同样也可以通过设置实现 8 位和 16 位的数据位宽，下面是几种典型的 Flash 应用。 16 位模式下的（AMD）Flash 连接如图 2.11 所示。 8 位模式下的（AMD）Flash 连接如图 2.12 所示。 8 位模式下（Intel）Flash 连接如图 2.13 所示。华清远见培训教材 PDF 文件使用 "pdfFactory Pro" 试用版本创建 www.fineprint.cn

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