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数字逻辑课程设计--三位二进制模5计数器.doc

发布时间：2022-06-08 发布人：admin 分类：说明书 资料大小：0.47M 资料格式：doc 举报 版权申诉
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    学 号： 0120910340125 课 程 设 计 题 目 数字逻辑 设计题目 三位二进制模 5 计数器 学 院 计算机科学与技术 专 业 计算机科学与技术 班 级 姓 名 指导教师 0901 班 高聪 陈建军 2011 年 01 月 07 日
    武汉理工大学《数字逻辑》课程设计说明书 目录 一、课程设计任务书 ………………………………………………………………2 （一）课程设计题目 ……………………………………………………………2 （二）要求完成设计的主要任务 …………………………………………… 2 （三）课程设计进度安排 ……………………………………………………… 2 二、课程设计正文 …………………………………………………………………3 1 设计目的………………………………………………………………………………3 2 题目理解和功能描述…………………………………………………………………3 3 逻辑电路设计具体步骤………………………………………………………………4 3.1 第 1 步，根据逻辑功能要求，做出原始状态图和原始状态表 ……………4 3.2 第 2 步，求出激励函数和输出函数表达式 …………………………………5 3.3 第 3 步，画出逻辑电路图，根据激励函数表达式 …………………………6 4 设计中使用的集成电路名称及引脚编号 …………………………………………7 4.1 集成电路 74 LS 04 引脚编号…………………………………………………7 4.2 集成电路 74 LS 08 引脚编号…………………………………………………7 4.3 集成电路 74 LS 32 引脚编号…………………………………………………8 4.4 集成电路 74LS 86 引脚编号…………………………………………………8 4.5 集成电路 74 LS 74 引脚编号…………………………………………………8 5 三位二进制加 1 加 2 计数器连接 …………………………………………………9 5.1 计数器的连接 ……………………………………………………………… 9 5.2 计数器的调试和测试…………………………………………………………9 5.3 调试和测试同步时序逻辑电路和组合逻辑电路参考事项…………………9 6 集成电路连接图 ……………………………………………………………………9 6.1 集成电路连接图 ………………………………………………………………9 6.2 实验现象………………………………………………………………………10 7 三位二进制加 1 加 2 计数器设计总结和心得……………………………………10 7.1 三位二进制加 1 加 2 计数器设计总结 ………………………………………10 7.2 课程设计心得 …………………………………………………………………11 三、本科生课程设计成绩评定表 ……………………………………………12 1
    武汉理工大学《数字逻辑》课程设计说明书 课程设计任务书 学生姓名 高聪 学生专业班级 计算机科学与技术 0901 班 指导教师 陈建军 学 院 名 称 计算机科学与技术学院 一、题目：三位二进制模 5 计数器。当外部输入 X = 1 时，计数器加 2 计数；外部输入 X = 0 时，计数器加 1 计数。“模 5”为逢“5”进 1 计数。 原始条件：使用 D 触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、 非门 ( 74 LS 04 )、异或门( 74 LS 86)，设计三位二进制模 5 计数器。 二、要求完成设计的主要任务如下： 1．能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结 合，设计一个有实际应用的数字逻辑电路。 2．使用同步时序逻辑电路的设计方法，设计三位二进制模 5 计数器。写出设计中的 三个过程。画出课程设计图。 3．根据 74 LS 74、74 LS 08、74 LS 32、74 LS 04、74LS 86 集成电路引脚号，在设计 好的三位二进制模 5 计数器电路图中标上引脚号。 4．在试验设备上，使用 74 LS 74、74 LS 08、74 LS 32、74 LS 04、74LS 86 集成电路 连接、调试和测试三位二进制模 5 计数器电路。 三、课程设计进度安排： 序号 课 程 设 计 内 容 所用时间 1 2 3 设计三位二进制模 5 计数器电路 电路连接、调试和测试 分析总结设计，撰写课程设计 合计 1 天 3 天 1 天 5 天 指导教师签名： 系主任（责任教师）签名： 2011 年 01 月 07 日 2011 年 01 月 07 日 2
    武汉理工大学《数字逻辑》课程设计说明书 三位二进制数模 5 计数器 1 设计目的 1、深入了解与掌握同步时序逻辑电路的设计过程； 2、了解74LS74、74LS08、74LS32、74LS86及74LS04集成电路的功能； 3、能够根据电路图连接好实物图，并实现其功能。学会设计过程中的检验与完善。 2 题目理解和功能描述 用数字逻辑实验板和若干集成芯片实现如下功能： 利用逻辑电平区域中八盏灯的前四盏作为实验的输入和输出。其中以第 1 盏灯（K1） 作为输入 x，用以改变输入的 0、1 特性（x 为 0 时是加 1 计数器，为 1 时是加 2 计数器）。 其余三盏灯（K2、K3、K4）显示计数器的输出，也就是三位二进制数的三个状态，对应于 三个 D 触发器的 2y 、 1y 、 0y 。三位二进制计数器逻辑结构如图一所示。 2y 1y 0y 计数器输出 三位二进制模 5 计数器 输入 x 时钟输入 图 1 三位二进制数逻辑结构 当输入 x 为 0 时对应的输出序列： 000 001 010 011 100 3
    武汉理工大学《数字逻辑》课程设计说明书 亮亮亮 亮亮暗 亮暗亮 亮暗暗 暗亮亮 当输入 x 为 1 时对应的输出序列： 000 010 100 001 011 亮亮亮 亮暗亮 暗亮亮 亮亮暗 亮暗暗 说明：灯亮代表“0”，灯暗代表“1”。 3 逻辑电路设计具体步骤 第 1 步，根据逻辑功能要求，做出原始状态图和原始状态表。本实验为设计计数器的实 验，故先画出状态表，再根据状态表画出状态图。三位二进制数加 1 加 2 计数器状态表如 表1 所示，状态图如 图2 。 现态 000 001 010 011 100 表 1 三位二进制计数器状态表 次态 )1 ( ny 2 )1 ( ny 1 )1 ( ny 0 x=1 010 011 100 000 001 x=0 001 010 011 100 000 4
    武汉理工大学《数字逻辑》课程设计说明书 图 2 三位二进制数加 1 加 2 计数器状态图 第 2 步，求出激励函数和输出函数表达式（本实验的输出即为三个的输出）。实验利用 D 触发器，根据状态表 ，做出激励函数和输出函数真值表，如表2。根据激励函数和输出函 数真值表做出激励函数和输出函数卡诺图。根据卡诺图写出激励函数和输出函数表达式。 x 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 表 2 激励函数真值表 2y 1y 0y 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 2D 0 0 0 1 0 d d d 0 0 1 0 0 d d d 1D 0D ( )1 ny 2 ( )1 ny 1 ( )1 ny 0 1 0 0 0 1 0 0 1 0 0 d d d d d d 0 0 1 0 0 1 0 0 1 0 d d d d d d 0 1 1 0 0 d d d 1 1 0 0 0 d d d 1 0 1 0 0 d d d 0 1 0 0 1 d d d 0 1 1 0 0 d d d 1 1 0 0 0 d d d 5
    武汉理工大学《数字逻辑》课程设计说明书 根据真值表画出卡诺图如下： 2D : 1D ： y1y0 xy2 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 0 1 0 d d d 0 d d d 1 1 0 0 为使用异或门，简化 电路，而这样画卡诺 图 0D ： y1y0 xy2 0 0 0 1 1 1 1 0 y1y0 xy2 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 d d d 0 d d d 0 0 0 1 0 0 0 1 1 1 1 0 1 0 0 1 0 d d d 1 d d d 0 1 0 0 激励函数表达式： 2D = 1y (x  0y ) 1D = x ( 0D = x 2y 1y  0y )+x 1y 2y 0y + x 1y ( 2y + 0y ) 激励函数表达式说明: 在画卡诺圈的过程中，用到了无关最小项 d,在 D2、D0 的卡诺圈中 充分利用到了 d，而在第二个卡诺图中，并没有连到最大的卡诺圈，原因是为了利用异或 门设计电路，这样可以大量的减少芯片的运用。本实验中仅用到了 7 个与门电路，这样大 大简化了电路。 第 3 步，画出逻辑电路图，根据激励函数表达式，画出如图 X 所示的三位二进制数加 1 加 2 计数器电路图。 6
    武汉理工大学《数字逻辑》课程设计说明书 4 设计中使用的集成电路名称及引脚编号 5V 13 12 10 9 8 7 1. 74LS04 非门 2. 74LS08 与门 1 2 3 4 5 6 地 （注明：13、10、8、1、3、5 为输入 12、9、7、2、4、为输出） 5V 13 12 11 10 9 8 1 2 3 4 5 6 地 （注明：13、12, 10、9, 1、2，4、 5 为输入，11,8,3,6 为对应输出） 7
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