FPGA重要设计思想及工程应用之时序及同步设计.pdf

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：3.11M 资料格式：pdf 举报版权申诉

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FPGA/CPLD FPGA/CPLD 重要设计思想及工程应用重要设计思想及工程应用时序及同步设计篇时序及同步设计篇中嵌教育((www.chinaeda.c 中嵌教育谢大钊谢大钊编著编著 www.chinaeda.cnn)) 谢大钊谢大钊编著编著

概述数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错. 第二, 时钟信号通常是系统中频率最高的信号. 谢大钊谢大钊编著编著

概述第三第三, , 时钟信号通常是负载最重的信时钟信号通常是负载最重的信号号, , 所以要合理分配负载。出于这样的考所以要合理分配负载。出于这样的考 FPGA这类可编程器件内部一般都设有虑在虑在FPGA 这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局数量不等的专门用于系统时钟驱动的全局时钟网络。这类网络的特点是：一、负载时钟网络。这类网络的特点是：一、负载能力特别强, , 任何一个全局时钟驱动线都任何一个全局时钟驱动线都能力特别强可以驱动芯片内部的触发器; ; 二是时延差二是时延差可以驱动芯片内部的触发器特别小特别小; ; 三是时钟信号波形畸变小三是时钟信号波形畸变小, , 工作工作可靠性好。可靠性好。谢大钊谢大钊编著编著

概述 FPGA设计中最好的时钟方案因此因此, , 在在FPGA 设计中最好的时钟方案是是: : 由专用的全局时钟输入引脚驱动单个由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发主时钟去控制设计项目中的每一个触发器。同步设计时, , 全局时钟输入一般都接全局时钟输入一般都接器。同步设计时在器件的时钟端, , 否则会使其性能受到影否则会使其性能受到影在器件的时钟端响。响。对于需要多时钟的时序电路, , 最好选用最好选用对于需要多时钟的时序电路一个频率是它们的时钟频率公倍数的高频一个频率是它们的时钟频率公倍数的高频主时钟。主时钟。谢大钊谢大钊编著编著

概述各个功能模块要使用统一的复位电路。各个功能模块要使用统一的复位电路。在使用带时钟的触发器、计数器等有复位在使用带时钟的触发器、计数器等有复位端的库器件时, , 一般应尽量使用有同步复一般应尽量使用有同步复端的库器件时位的器件。注意复位时保证各个器件都能位的器件。注意复位时保证各个器件都能复位复位, , 以避免某些寄存器的初始状态不确以避免某些寄存器的初始状态不确定而引起系统工作不可靠。定而引起系统工作不可靠。谢大钊谢大钊编著编著

建立和保持时间建立和保持时间若想掌握时钟设计方法首先需要了解建立时间和保持时间的概念。如下页图所示，建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。谢大钊谢大钊编著编著

建立和保持时间建立和保持时间谢大钊谢大钊编著编著

全局时钟全局时钟对于一个设计项目来说，全局时钟((或同或同对于一个设计项目来说，全局时钟步时钟步时钟))是最简单和最可预测的时钟。在是最简单和最可预测的时钟。在 CPLD/FPGA设计中最好的时钟方案是：由专 CPLD/FPGA 设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。就应尽量在设计项目中采用全局时钟。 CPLD/FPGA都具有专门的全局时钟引脚，它 CPLD/FPGA 都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。时钟提供器件中最短的时钟到输出的延时。谢大钊谢大钊编著编著

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