华中科技大学VERILOG课件.pdf

发布时间：2022-06-09 发布人：admin 分类：说明书资料大小：8.90M 资料格式：pdf 举报版权申诉

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1 －前言-CMOS工艺.ppt

教材

参考书目

与数字电路设计相关的工具

本课程设计工具要求：

本门学科讲课的主要内容

大作业

第一讲前言

一、数字vs.模拟

一、数字 vs. 模拟

主要内容

二、集成电路发展历史

二、集成电路发展历史-MOS

二、集成电路发展历史- Intel CPU早期

二、集成电路发展历史- Intel 奔腾CPU早期

二、集成电路发展历史- Intel P IV

二、集成电路发展历史-常见FOUNDRY厂

二、集成电路发展历史-0.20µm Geometry/SMIC 0.13µm

二、集成电路发展历史-未来工艺MEMS

二、集成电路发展历史– Moore’s Law

主要内容

等效开关模型

数字集成电路工艺相关性

a）nMOS栅极为低电平的时候

NMOS截止

b）nMOS栅极为高电平的时候

b 1）nMOS 在线性区

b 2） nMOS在饱和区

栅电容

沟道电荷

练习-常见公司数字IC设计招聘题目

主要内容

CMOS反向器一

CMOS反向器二

CMOS反向器三

CMOS两输入与非门一

CMOS两输入与非门二

CMOS两输入与非门三

CMOS两输入与非门四

CMOS两输入与非门五

CMOS两输入或非门

CMOS三输入与非门

CMOS工艺传输门

练习2：说出下面电路逻辑

答案

练习3

答案

总结： CMOS logic gates

第一次作业

课后练习-常见公司数字IC设计招聘题目1

课后练习-常见公司数字IC设计招聘题目2

课后练习-常见公司数字IC设计招聘题目3

课后练习-常见公司数字IC设计招聘题目4

课后练习-常见公司数字IC设计招聘题目5

2 －Verilog 概述-设计流程.ppt

上次课内容

第二讲主要内容

复杂数字系统设计

什么是复杂的数字逻辑系统？

数字信号处理、计算、程序算法和硬线逻辑的基本概念

数字信号处理的基本概念

算法和数据结构的基本概念

编程语言和程序的基本概念

计算机体系结构和硬线逻辑的基本概念

数字信号处理系统的分类

实时数字信号处理系统实现中存在的技术难点

An SoC Solution for Computer

练习-常见公司数字IC设计招聘题目

答案：

单片机、DSP、FPGA、ASIC设计的区别与联系

为什么要研究复杂的数字逻辑统？

工艺的精细度也越来越高

IC设计策略和设计方法也在快速的发展

为什么要设计复杂的数字逻辑统？

设计数字系统的基本方法

怎样设计如此复杂的系统？

Top-Down 设计思想

第二讲主要内容

什么是硬件描述语言HDL

为什么要用硬件描述语言来设计？

有哪几种硬件描述语言？各有什么特点？

Verilog的历史

Verilog HDL 的应用方面

Verilog HDL的抽象级别

抽象级(Levels of Abstraction)

例子：RTL级（即逻辑描述）-方法1

例子：RTL级（即逻辑描述）-方法2

例子：RTL级（即逻辑描述）

例子：结构级（即门级）描述

第二讲主要内容

综合器的作用

抽象级别和综合与仿真的关系

Verilog HDL,PLI和SDF是Verilog语言的三个主要部分

练习-常见公司数字IC设计招聘题目

第二讲主要内容

RTL级（逻辑描述）方法1

RTL级（逻辑描述）方法2

综合后网表文件中的门级描述

Inverter 版图（俯视图）

反向器版图（剖面图）

反向器版图（剖面图 cont .）

制造过程一：如何做N阱？

制造过程:用氧化炉氧化整个晶片

制造过程:整个晶片涂上光刻胶

制造过程:平版印刷,并在做N阱的位置用N阱掩模(mask) 曝光光刻胶，然后去掉被曝光的光刻胶

制造过程：用氢氟酸蚀刻N阱位置的氧化物（SiO2）

制造过程: 剥去其他部分的光刻胶

制造过程: 进行N型材料(五价)掺杂

制造过程：去掉其他部分的氧化层

制造过程二：如何做多晶硅？(先沉淀一层薄的氧化层，然后进行硅的化学蒸气沉积CVD，形成导电性能好的多晶硅)

制造过程:同样采用平版印刷工艺进行多晶硅（栅级）形状印刷定制

制造过程：然后进行自对准

制造过程:对要做nMOS管源、漏级，N阱接触孔的地方进行高浓度N型物质掺杂

制造过程:对要做PMOS管源、漏级，P衬底接触孔的地方进行高浓度P型物质掺杂

制造过程：制作接触孔（芯片表面上有一层氧化层，在需要做接触孔的地方腐蚀掉氧化物）

制造过程：金属层的制造（向wafer晶片涂上铝，定型后，然后去掉多余的金属）

练习1:该版图上逻辑是什么？

Example: O3AI

3 －模块基本结构-数据类型-运算符.ppt

上次课主要内容

第三讲主要内容

Verilog 模块(module)结构基本要素

Verilog 模块(module)结构基本要素-端口信息

模块(module)内部结构1-直接功能描述

例如：两路选择器的RTL级描述1

例如：两路选择器的RTL级描述2

编写Verilog HDL模块的练习

本次课主要内容

术语及定义

空白符和注释

Verilog采用的四值逻辑系统

整数常量和实数常量

整数和实数常量小结

字符串（string)(了解)

字符串（string) (了解)

标识符(identifiers) (重点)

标识符(identifiers)

系统任务及函数(了解)

编译指导 (了解)

文本包含`include (了解)

文本替换`define (了解)

文本替换 (了解)

本次课主要内容

数据类型

net（线网）型

net类的类型（线网）

线网数据类型

线网数据类型-使用语法

线网型变量使用举例

寄存器的类型

寄存器类型reg-使用语法

常见的寄存器类型： Integer

寄存器型变量使用举例

如何给模块端口信号选择正确的数据类型？ (难点)

练习-选择数据类型时常犯的错误

参数

参数（parameters)-使用举例

参数（parameters)使用注意事项

参数（parameters)使用注意事项(cont.)

位选择

位选择注意事项

Verilog模块中常见信号类型-总结

Verilog中reg与wire的不同点

本次课主要内容

算术操作符

逻辑运算符

逻辑运算符例一

逻辑运算符例二

按位操作符

按位操作符例一

关系算符

相等操作符（掌握）

相等操作符（了解）

条件操作符

条件操作符-使用实例

移位操作符

连接操作

连接操作实例

连接操作注意事项

复制操作

4 5－各种语句语法.ppt

上次课主要内容

第四讲主要内容

Verilog语法4句口诀

持续赋值(continuous assignment)

持续赋值电路刷新动作的理解

连续赋值的目标类型（注意）

连续赋值语句之间的并行执行：例：用连续赋值方式描述1位全加器

连续赋值语句之间的并行执行用连续赋值方式描述1位全加器 (cont.)

常见持续赋值语句的线与问题

错误原因-犯了线与错误

练习-常见公司数字IC设计招聘题目

连续/持续赋值语句总结

第四讲主要内容

过程(procedural)块

过程块的赋值对象要求

过程赋值(procedural assignment)的信号类型

过程块always的结构

过程块的电平触发

过程块的边沿触发

边沿触发

第四讲主要内容

过程性赋值

练习-常见公司数字IC设计招聘题目

过程赋值语句一阻塞性赋值

过程赋值语句一非阻塞性赋值

过程赋值语句二-非阻塞赋值

过程赋值的比较示例

连续赋值与过程块之间的并行执行

过程块与过程块之间的并行执行情况

Verilog中两种不同的过程赋值语句

Verilog中两种不同的赋值语句

两种不同的赋值语句区别要点

数据类型对应的电路模型

寄存器型变量被综合成网线

寄存器的变量被综合成触发器

寄存器的变量被综合成触发器2

赋值的限制

常见过程块中的线与问题

常见过程块中的线与问题（cont.）

第四讲主要内容

条件语句-if语句

if语句示例

条件语句-case分支语句

条件语句-case语句

第四讲主要内容

循环语句

循环(looping)语句

for语句示例

第四讲主要内容

Verilog的任务及函数

任务task(了解)

task示例1

function

函数（function）

函数

项目工程中Function语句实例1

项目工程中Function语句实例二

特别说明:语句块-顺序语句块和并行语句块

6 －组合逻辑、时序逻辑的Verilog语言描述Dlatch与DFF.ppt

上次课主要内容

第五讲主要内容

组合逻辑电路的连续赋值实现

组合逻辑电路的always过程块实现

always过程块与连续赋值语句描述的组合逻辑电路效果相同

时序逻辑电路的always过程块实现

第五讲主要内容

锁存器-综合情况

锁存器-工作过程分析

D触发器-工作过程分析

总结-锁存器与D触发器

第二次作业：

7 －测试模块的编写-仿真工具综合工具使用.ppt

上次课主要内容

第六讲主要内容

测试的目的-2路选择器电路

测试模块的3要素

第六讲主要内容

测试模块的编写-施加激励方式

常见输入波形产生

1，确定值序列产生方法-initial语句阻塞赋值语句外延时

1，确定值序列产生方法-initial语句阻塞赋值语句内延时

1，确定值序列产生方法-initial语句非阻塞赋值语句

2.重复值序列产生方法-always语句

第六讲主要内容

寄存器变量被综合成触发器或者线的例子

其测试模块编写

第六讲主要内容

仿真工具modelsim的安装和使用

综合工具Leonardo的使用

过程块敏感量为@(posedge clk or negedge rst)时的仿真波形

过程块敏感量为@(posedge clk or negedge rst)时的电路图

过程块敏感量为always @(rst or a) /（rst or b）时的仿真波形

过程块敏感量为always @(rst or a) /（rst or b）时的电路图

问题1：

电路图

问题2：

电路图

练习-常见公司数字IC设计招聘题目(计数器)

8 －计数器-全加器设计实例讲解.ppt

上次课主要内容

第七讲主要内容

例1-16进制计数器的实现

16进制计数器的Verilog实现

16进制计数器的测试模testbench

16进制计数器的D触发器电路原理图

16进制计数器的D触发器电路原理图(同步计数)

16进制计数器芯片的设计

16进制计数器的D触发器电路原理图（异步计数）

练习-常见公司数字IC设计招聘题目(计数器)

课堂练习

答案:周计数器的Verilog实现

答案:周计数器的测试模块

第七讲主要内容

例二：3位全加器的设计

例二：1位全加器的实现

例二：利用1位加法器实现3位全加器

测试模块编写-预备知识1-系统任务及函数

测试模块编写-预备知识2-存储器

测试模块编写-预备知识2-存储器的赋值

练习-测试模块编写-预备知识2-存储器的赋值

测试模块编写-预备知识2-存储器的赋值

例二：3位全加器的测试模块

练习-常见公司数字IC设计招聘题目(加法器)

第七讲主要内容

例三：串行转换成并行电路实例

串行转换成并行电路实现

串转并电路-testbench

9 －综合与静态时序分析.ppt

主要内容

综合器的作用

综合技术带来的好处

综合工具种类

综合具体操作流程

综合过程中的三个步骤

DC中的工艺库及其配置

主要内容

为什么要进行静态时序分析？

为什么要进行静态时序分析？Cont.

如何进行静态时序分析？

如何进行静态时序分析？Cont.

概念1：时序路径(timing path)

练习1-找出下面电路中的时序路径

练习1答案

练习2-找出下面电路中的时序路径

主要内容

概念2 :建立时间和保持时间

示意图

例：分析建立时间是否违背？

课后练习-常见公司数字IC设计招聘题目

10 －串并互换电路inout的设计.ppt

双向端口-***串并互换电路设计

双向端口-***串并互换电路testbench设计

并转串仿真波形

串转并仿真波形

串并互换电路原理图

10 －分频电路的设计.ppt

主要内容

分频电路的重要性

分频电路的设计归类：

主要内容

D触发器搭建的16分频电路原理图

主要内容

10分频的Verilog描述

10分频的仿真波形

10分频综合的RTL电路图

主要内容

error1-5分频电路的电平描述

仿真波形

Leonardo工具综合的电路图

分析-电平触发简化情况

电平触发的过程块综合结果

仿真波形

Leonardo工具综合的电路图

Error3- 5分频电路的多驱动问题

仿真波形(满足5分频占空比为50%的要求)但是综合结果呢?

主要内容

5分频的Verilog描述-正确方法一

5分频的Verilog描述-正确方法一testbench

5分频的仿真波形

5分频综合后的电路图

5分频的Verilog描述-正确方法二

5进制计数器的Verilog描述要求：对时钟信号clk半周期记一次数

5分频的Verilog描述-正确方法二

5分频的Verilog描述-正确方法一testbench

5分频的仿真波形

5分频综合后的电路图

clk半周期计一次数）5进制计数器的Verilog错误表达1

clk半周期计一次数）5进制计数器的Verilog错误表达1-仿真波形

clk半周期计一次数）5进制计数器的Verilog错误表达1-综合结果

(clk半周期计一次数)5进制计数器的Verilog错误表达2

clk半周期计一次数）5进制计数器的Verilog错误表达2-仿真波形

clk半周期计一次数)5进制计数器的Verilog错误表达2

clk半周期计一次数)5进制计数器的Verilog错误表达3

clk半周期计一次数）5进制计数器的Verilog错误表达3-仿真波形

clk半周期计一次数)5进制计数器的Verilog错误表达3

clk半周期计一次数)5进制计数器的Verilog正确表达

clk半周期计一次数）5进制计数器的Verilog正确表达-仿真波形

5进制计数器的Verilog正确描述-综合结果

相关练习-常见公司数字IC设计招聘题目(分频)

11 －Verilog的可综合描述风格.ppt

Verilog的可综合描述风格

不支持的Verilog结构

可综合的时序逻辑与组合逻辑的Verilog行为级描述

时序逻辑与组合逻辑的选择

一.过程块

一.过程块-5分频电路(占空比为50%)的电平描述

仿真波形

Leonardo工具综合的电路图

一.过程块-电平触发简化情况

过程块-综合结果

过程块- 5分频电路的两个边沿触发

仿真波形

Leonardo工具综合的电路图

过程块-举例分析1

过程块-举例分析2

二.过程块中的寄存器类型

寄存器综合情况举例-1

寄存器综合情况举例-1综合后的电路图

寄存器综合情况举例-2

寄存器综合情况举例-2综合后的电路图

寄存器综合情况举例-3

寄存器综合情况举例-3综合后的电路图

寄存器综合情况举例-4

寄存器综合情况举例-4综合后的电路图

寄存器综合情况举例-5寄存器组/存储器的综合情况

寄存器组/存储器综合情况举例-5综合后的电路图

三.组合逻辑敏感量完整性问题

时序逻辑敏感列表

四.持续赋值语句综合情况

过程持续赋值

五.可综合条件语句的注意事项

上例综合情况

分支完全的条件语句

分支不完全的条件语句

上例左边case语句不完整的综合情况

修改后:加了default-else,形成完全分支条件语句

上例左边case语句修改后综合情况

可综合条件语句的注意事项

if 语句

if语句leonardo工具综合结果

case语句和casez语句的综合情况

casez语句leonardo工具综合结果

换成case的leonardo工具综合结果

多个if分支和CASE语句综合情况

晚到达信号处理

晚到达的数据信号优化处理

晚到达的数据信号-电路图

晚到达的是控制信号

括号的作用:分割逻辑

六.非结构化的for循环

七.函数的综合情况

任务综合情况

!!!!!八,组合逻辑反馈环(feedback)的避免

!!!!! 组合逻辑反馈环(feedback)的避免

组合逻辑反馈环的修改

!!!!! 组合逻辑反馈环改为同步反馈

问题:

综合告警!!!Warning : Design contains combinatorial loop through net O.!!!!!!!!!!!!在工程中,一般综合后的电路图看不懂是正常的,但是应该注意综合工具的information窗口

九.阻塞或非阻塞赋值

十.同步复位与异步复位

错误的异步复位描述

多驱动问题- 还是以 5分频电路为例

多驱动问题- 还是以 5分频电路为例(cont.)

多驱动问题- 还是以 5分频电路为例(cont.)仿真波形(满足5分频占空比为50%的要求)但是综合结果呢?

5分频电路如果改为以下的描述呢?

十二.资源共享-一般情况

资源共享-最佳写法

十三.复杂操作符

总结:综合工具不能胜任的工作

综合工具不能胜任的工作

Verilog语法口诀

12 －硬件描述语言与数字系统设计－状态机的结构与设计.ppt

本次课主要内容

为什么要设计有限状态机？

本次课主要内容

什么是有限状态机？

有限状态机三要素

什么是有限状态机？

本次课主要内容

显式有限状态机两种表示方式

Moore有限状态机建模

Moore状态机

Mealy型有限状态机建模

Mealy 状态机

序列检测器

Moore状态转移图

Moore状态机的Verilog实现

Mealy状态转移图

Mealy状态机的Verilog实现

测试模块testbench

Moore状态机仿真波形如下

Moore状态机电路原理图

Mealy状态机仿真波形如下

Mealy状态机电路原理图

FSM可综合编写风格

IC设计公司对FSM可综合编写风格的规定

练习-常见公司数字IC设计招聘题目

第三次作业：

13 -自动售货机_课件.ppt

要求：简化考虑，假设饮料只有一种价格为2.5元。硬币有0.5元和1.0元两种，考虑找零，用Verilog描述其控制电路，并用FPGA实现。

练习-饮料自动投币售卖机控制电路设计

练习-自动售饮料机-分析输入输出端口信号

练习-自动售饮料机-状态确定

练习-自动售饮料机-状态转移图

练习二-自动售饮料机-状态转移图(cont.)

练习二-自动售饮料机-状态机的Verilog描述-softdrinkFSM.v文件里内容

练习-自动售饮料机-状态机的Verilog描述(cont.)

练习-自动售饮料机-测试模块编写softdrink_testbench.v文件里内容

练习-自动售饮料机-测试模块编写(cont.)

练习-自动售饮料机-仿真波形

14 －可编程逻辑器件FPGA原理-ISE安装使用.ppt

可编程逻辑器件

概述

组成

特点

电路结构

基于乘积项(Product-Term)的PLD结构

乘积项结构PLD的逻辑实现原理

查找表(Look-Up-Table)的原理与结构

基于查找表(LUT)的FPGA的结构

查找表结构的FPGA逻辑实现原理

选择PLD还是FPGA？

FPGA软件平台：

以4位加法器为例,源码adder.v

以4位加法器的FPGA管脚约束文件 adder.ucf文件

按照使用说明运行ISE的Project Navigator软件新建project并向工程中加入源码adder.v文件和管脚约束文件adder.ucf文件后

FPGA管脚约束文件 *.ucf文件

相关练习-常见公司数字IC设计招聘－题目

15 －存储器.ppt

半导体存储器概述

常见公司数字IC设计招聘－题目

MOS Memory Market History & Forecast

DRAMs and SRAMs

Flash and Other Non-Volatile Memory

半导体存储器分类

Array Architecture

静态随机存取存储器（SRAM）

12T SRAM存储单元

4T2R SRAM存储单元

SRAM存储单元

6T SRAM Cell

SRAM Read(SRAM读步骤)

SRAM Write（SRAM写步骤）

SRAM Sizing

SRAM Column Example

SRAM Layout

Decoders

Decoder Layout

Large Decoders

Predecoding

Column Circuitry

Bitline Conditioning

Sense Amplifiers

Differential Pair Amp

Clocked Sense Amp

Twisted Bitlines

Column Multiplexing

Tree Decoder Mux

Single Pass-Gate Mux

Ex: 2-way Muxed SRAM

Multiple Ports

Dual-Ported SRAM

Multi-Ported SRAM

工艺技术

高性能SRAM

低压SRAM的两种实现方式

SOI SRAM

特殊SRAM

FIFO, LIFO Queues

动态随机存取存储器（DRAM）

DRAM先进工艺展望

不挥发存储器（Non Volatile Memories）

分类

ROM Example

ROM Array Layout

Row Decoders

Complete ROM Layout

PROM

EPROM

EEPROM

FLASH

NOR ＆NAND单位单元比较

NOR ＆NAND单元体系结构比较

NOR常用的三种擦除方法和编程方法

NAND典型的编程和擦除操作

DINOR

AND

可靠性问题

铁电存储器（FRAM）

未来存储器的发展方向

CAMs

10T CAM Cell

CAM Cell Operation

16 －低功耗设计.ppt

Design for Low Power

Outline

CMOS器件的RC 模型

Power and Energy

Dynamic Power

Dynamic Power Cont.

Activity Factor

Short Circuit Current

Example

Dynamic Example

Static Power

Ratio Example

Leakage Example

Leakage Example Cont.

Low Power Design

17 －可测试性设计（DFT）.ppt

可测试性设计（DFT）

逻辑电路的测试

Chapter 1 Introduction

1.1 Why need DFT

1.1.1制造的要求

1.1.2 DFT是芯片质量的要求

1.1.3 缩短产品上市时间的要求

1.1.4 DFT降低测试成本

1.1.5 传统的制造测试方法及其缺陷

自动化测试手段

设计趋势与测试挑战

1.2 How to DFT

1.3 边界扫描（1）IEEE 1149.1标准

1.3 边界扫描(2)边界扫描基本体系结构

1.3 边界扫描（3）其它相关标准

1.3 边界扫描（4）主要公司

1.4 DFT for Combinational Logic(D 算法)

1.4.1 故障模型

1.4.2 D算法(1)

1.4.2 D算法(2)

1.4.2 D算法(3)

1.4.2 D算法(4)

1.4.2 D算法(5)

1.4.2 D算法(6)

1.4.2 D算法(7)

1.4.2 D算法(8)—检测不到的故障

1.5 Scan for Sequential Logic(1)

1.5 Scan for Sequential Logic(2)

1.5 Scan for Sequential Logic(3)

1.5 Scan for Sequential Logic(4)

1.6 BIST (Built_In_Self_Test) for DIC-1

1.6 BIST (Built_In_Self_Test) for DIC -2

1.7 Analog DFT & BIST

1.8 SoC DFT & BIST

1.9 Tools for DFT（1）

1.9 Tools for DFT（2）

1.10 Example of DFT implementation for DIC（1）

1.10 Example of DFT implementation for DIC（2）

1.10 Example of DFT implementation for DIC（3）

逻辑电路的测试故障模型

逻辑电路的测试—测试集合的复杂性

逻辑电路的测试-测试路径的激活（Sensitizing）

逻辑电路的测试-树状结构的电路

扫描路径的安排

电路内部自测试（Build-in Self-Test）

四位内部逻辑块观察器Built-in Logic Block Observer

四位内部逻辑块观察器（BILBO）的M1 M2 的不同组合时不同的功能

签字分析

签字分析的五个步骤

边界扫描

有关测试的总结

一个SOC的可测试性设计范例

基于扫描链的可测性设计规则

基于扫描链的可测性设计规则-避免内部生成时钟

基于扫描链的可测性设计规则-避免混合时钟边沿

基于扫描链的可测性设计规则-门控时钟处理

基于扫描链的可测性设计规则-时钟作为数据

基于扫描链的可测性设计规则-时钟直接作为输出

基于扫描链的可测性设计规则-复位

基于扫描链的可测性设计规则-寄存器和锁存器

基于扫描链的可测性设计规则-组合反馈环

18 －最后复习课-常见公司数字IC设计招聘题目.ppt

常见公司数字IC设计招聘－题目

常见公司数字IC设计招聘题目(计数器)

常见公司数字IC设计招聘－题目

常见公司数字IC设计招聘题目

19 －最后复习课-总结.ppt

考试

Verilog语法口诀

Wire线网是最常用的一种类型

常见的寄存器类型：reg

Verilog模块中常见信号类型

Verilog中reg与wire的不同点

连续赋值语句

过程性赋值

过程赋值语句（阻塞式）

过程赋值语句（非阻塞式）

两种不同的赋值语句区别要点

Always语句

组合逻辑设计要点

时序逻辑设计要点

硬件描述语言与数字系统设计主讲老师: 刘政林郑朝霞华中科技大学电子系 bysjwhicc@163.com http://icc.hust.edu.cn 2008-11

助教1联系方式：杨选 E-MAIL:yangxuanest0402@126.com 电话：15927274334 QQ: 447248709 助教2联系方式：李子磊 E-MAIL:yangxuanest0402@126.com 电话：15927274334 QQ: 447248709

课时安排和学习方法 1.共32学时,授课和课堂练习28学时；1次上机练习4小时； 2.考核方法：平时作业（包括课堂练习）占20 ％，期末成绩占80％（其中，一次大作业练习按要求提交技术文档10%,上机练习10％，开卷试题解答60%）。

教材 1.《Verilog HDL 硬件描述语言》 J.Bhasker 著徐振林译清华大学机械工业出版 2. 以讲义为主！！

参考书目 1. ※《Verilog HDL 综合实用教程》J.Bhasker著孙海平等译清华大学出版社 2. ※《Verilog HDL 高级数字设计》张雅倚李锵等译电子工业出版社 3. ※《IC设计基础》任艳颍王琳编著西安电子科技大学出版社 4.《Verilog 数字系统设计教程》夏宇闻编著北京航空航天大学出版社 5.Weste, Neil H. E, Principles of CMOS VLSI design : a systems perspective, 2nd ed, Addison-Wesley,1993

与数字电路设计相关的工具一、数字设计相关工具： 1）源码编辑软件：UltraEdit（切忌用记事本、WORD等文本编辑器） 2）仿真工具：(MENTOR的)Modelsim，(SYNOPSYS公司的)VCS，（CADENCE ）的 Verolig-XL 3）综合工具：Leonardo Spectrum ，（FPGA方面专业）synplify， (SYNOPSYS 公司的) DesignCompiler 4）源码阅读、波形分析工具：Debbussy 5）FPGA平台： XILINX 公司的ISE； Altera公司的QuartusⅡ 二、模拟电路设计相关工具：画shematic工具：ViewLogic 网表仿真工具：Hspice （cadence公司提供的基于服务器的平台）

本课程设计工具要求：源码编辑软件：UltraEdit 仿真工具：Modelsim 综合工具：Leonardo Spectrum 、 FPGA工具： 1,Xilinx: ISE 2,Altera: QuartusⅡ

本门学科讲课的主要内容 1,Verilog HDL硬件描述语言基本语法 2, 常见电路如加法器、多路选择器、计数器、D锁存器、D触发器、分频电路、序列检测器的Verilog描述及其对应的电路结构 3，组合逻辑电路、时序逻辑电路对应的Verilog 描述及其可综合风格; 4，数字电路测试方法与测试模块的编写； 5，数字电路设计仿真工具、综合工具原理与使用； 6，数字电路的FPGA设计原理、方法及其相应工具的使用；

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