任意分频的 verilog 语言实现 现来说说分频原理吧，原理通了，什么都好办了。 1.偶数倍（2N）分频 使用一模 N 计数器模块即可实现，即每当模 N 计数器上升沿从 0 开始计数至 N-1 时，输出 时钟进行翻转，同时给计数器一复位信号使之从 0 开始重新计数，以此循环即可。偶数倍分 频原理示意图见图 1。 2.奇数倍（2N+1）分频 （1） 占空比为 X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以 实现。取 0 至 2N-1 之间一数值 X(0，当计数器时钟上升沿从 0 开始计数到 X 值时输 出时钟翻转一次，在计数器继续计数达到 2N 时，输出时钟再次翻转并对计数器置 一复位信号，使之从 0 开始重新计数，即可实现。 （2）占空比为 50％的分频，设计思想如下：基于（1）中占空比为非 50％的输出时钟在输 入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别 在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行逻辑或，即可得 到占空比为 50％的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数 倍分频。奇数倍分频原理示意图见图 2。（这也是许多公司常出的面试题，^_^，是不是很简 单？） 3. N-0.5 倍分频 采用模 N 计数器可以实现。具体如下：计数器从 0 开始上升沿计数，计数达到 N-1 上升沿 时，输出时钟需翻转，由于分频值为 N-0.5，所以在时钟翻转后经历 0.5 个周期时，计数器 

输出时钟必须进行再次翻转，即当 CLK 为下降沿时计数器的输入端应为上升沿脉冲，使计 数器计数达到 N 而复位为 0 重新开始计数同时输出时钟翻转。这个过程所要做的就是对 CLK 进行适当的变换，使之送给计数器的触发时钟每经历 N-0.5 个周期就翻转一次。N-0.5 倍： 取 N=3，分频原理示意图见图 3。 对于任意的 N＋A/B 倍分频（N、A、B∈Z，A≦B） 分别设计一个分频值为 N 和分频值 N＋1 的整数分频器，采用脉冲计数来控制单位时间内两 个分频器出现的次数，从而获得所需要的小数分频值。可以采取如下方法来计算个子出现的 频率： 设 N 出现的频率为 a，则 N×a＋（N+1）×（B-a）＝N×B＋A 求解 a＝B-A;所以 N＋1 出 现的频率为 A.例如实现 7＋2/5 分频，取 a 为 3，即 7×3＋8×2 就可以实现。但是由于这种 小数分频输出的时钟脉冲抖动很大，现实中很少使用。 通常实现偶数的分频比较容易，以十分频为例: always @( posedge clk or posedge reset) if(reset) begin k<=0; clk_10<=0; end else if(k==4) begin k<=0; clk_10<=~clk_10; end else k<=k+1; 二 分 频 最 简 单 了 ， 一 句 话 就 可 以 了 ： clk_2<=~clk_2; 若进行奇数分频，则稍微麻烦点，以 11 分频为例： always @( posedge clk) always @ (negedge clk) if(!reset) begin i<=0; clk11<=0; 

end else if(i==5) begin clk11<=~clk11; i<=i+1; end else if(i==10) begin i<=0; clk11<=~clk11; end else i<=i+1; 以上语句虽然可以实现，但是逻辑有点繁，弄不好就出错了，建议使用两个 always 语 句来实现： always @( posedge clk) if(!reset) i<=0; else begin if(i==10) i<=0; i<=i+1; else end always @( posedge clk) if(!reset) else clk11<=0; if((i==5)|(i==10)) clk11<=~clk11; 两个 always，一个用来计数，一个用来置数。另外，这个样子好像也可以，在时钟的上 升沿和下降沿都计数，但是不被综合器综合，会提示敏感信号太复杂： always @( posedge clk or negedge clk) if(reset) begin k<=0; clk_11<=0; end 

else if(k==10) begin k<=0; clk_11<=~clk_11; end else k<=k+1;