华莱士树乘法器.pdf

发布时间：2022-06-09 发布人：admin 分类：说明书资料大小：1.05M 资料格式：pdf 举报版权申诉

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National Taiwan University 8.2.7.3 Wallace Tree Multiplication • In effect, a “one’s counter”: A, B, and Cinputs and encodes them on SUMand CARRY outputs. • A 1-bit full adder (FA) provides a 3:2 compression in the number of bits. A. Y. Wu pp. 1

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National Taiwan University Seven bits Wallace tree addition A. Y. Wu pp. 3

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National Taiwan University Wallace Tree Multiplier • MxNBooth-encoded multiplier (IEEE JSSC, vol.1,no.2, June 1993) A. Y. Wu pp. 6

National Taiwan University A typical delay distribution of the output of Wallace tree section A. Y. Wu pp. 7

National Taiwan University Extension • 32-bits Wallace-tree multiplier has 9 adder delays in the array • Questions: 1. For a 64-bit multiplier, what is the minimum adder delay? Is there any way to reduce the delay by other compression scheme? 2. A. Y. Wu pp. 8

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