硬件工程师必读攻略-如何通过仿真有效提高数模混合设计性(下)..pdf

发布时间：2022-06-14 发布人：admin 分类：说明书资料大小：0.49M 资料格式：pdf 举报版权申诉

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[年] 硬件工程师必读攻略如何通过仿真有效提高数模混合设计性（下）

获取更多权威电子书请登录 www.eetchina.com 目录：前言一、数模混合设计的难点二、提高数模混合电路性能的关键三、仿真工具在数模混合设计中的应用四、小结五、混合信号 PCB 设计基础问答硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 2 / 24

获取更多权威电子书请登录 www.eetchina.com 前言：数模混合电路的设计，一直是困扰硬件电路设计师提高性能的瓶颈。众所周知，现实的世界都是模拟的，只有将模拟的信号转变成数字信号，才方便做进一步的处理。模拟信号和数字信号的转变是否实时、精确，是电路设计的重要指标。除了器件工艺，算法的进步会影响系统数模变换的精度外，现实世界中众多干扰，噪声也是困扰数模电路性能的主要因素。本文通过 Ansoft 公司的“AD-Mix Signal Noise Design Suites” 数模混合噪声仿真设计软件的对数模混合设计 PCB 的仿真，探索分析数模混合电路的噪声干扰和优化设计的途径，以达到改善系统性能目的。硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 3 / 24

11、在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一获取更多权威电子书请登录 www.eetchina.com 个输出端的时钟信号线，如何实现差分布线？答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side 实现的方式较多。要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。 12、一块 PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块 PCB 板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个 PCB 板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。答：将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径 (return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。 13、在 PCB 上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 4 / 24

意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号 1GHz 以上，阻抗为 50 欧姆。在用软件计算时，差分线对也是以 50 欧姆来计算吗？还是以 100 欧姆来算？接收端差分线获取更多权威电子书请登录 www.eetchina.com 对之间可否加一匹配电阻？谢谢！答：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的 dielectric loss。这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。差分阻抗的计算是 2(Z11 - Z12), 其中, Z11 是走线本身的特性阻抗, Z12 是两条差分线间因为耦合而产生的阻抗, 与线距有关。所以, 要设计差分阻抗为 100 欧姆时, 走线本身的特性阻抗一定要稍大于 50 欧姆。至于要大多少, 可用仿真软件算出来。接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。欢迎到 www.mentor.com/icx 里面有一些不错的技术资料。 14、柔性 PCB 板在 Layout 时有哪些规则？应注意哪些问题？答：在柔性板设计时,应注意: 1.从生产厂获得加工工艺参数如线宽.间距.等 2.在设计时应注意柔性 PCB 最小弯折半径是否满足设计尺寸的要求 3.柔性 PCB 在应力集中的弯折点可能出现断裂或层开列,应注意应力的消除和 PCB 加强。 15、为了最大限度的保证高速信号质量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走完关键信号再自动布线又硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 5 / 24

会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以获取更多权威电子书请登录 www.eetchina.com 上矛盾，利用优秀的布线器帮助完成高速信号的布线？答：现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA 公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。 16、在高速 PCB 设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？答：一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在 dual stripline 的结构时。 17、在高速板(如 p4 的主板)layour，为什么要求高速信号线(如 cpu 数据，地址信号线)要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？答：要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect) 所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4 要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock 或 source synchronous)下算得的 timing margin，分配一部份给走线长度的允许误差。至于，上述两种模式时序的计算，限于时间与篇幅不方便在此详述，请到下列网址硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 6 / 24

http://developer.intel.com/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。其中 "Methodology 获取更多权威电子书请登录 www.eetchina.com for Determining Topology and Routing Guideline"章节内有详述。 18、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗? 添加测试点会不会影响高速信号的质量？答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin) 当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 19、如何选择 PCB 板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路?谢谢！答：选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要。例如，现在常用的 FR-4 材质，在几个 GHz 的频率时的介质损 dielectric loss 会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant) 和介质损在所设计的频率是否合用。避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 20、众所周知 PCB 板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 7 / 24

keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder,bottomsold er,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。获取更多权威电子书请登录 www.eetchina.com 答：在 EDA 软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。 Mechnical: 一般多指板型机械加工尺寸标注层 Keepoutlayer: 定义不能走线、打穿孔(via) 或摆零件的区域。这几个限制可以独立分开定义。 Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。 Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。 Toppaste: 顶层需要露出铜皮上锡膏的部分。 Bottompaste: 底层需要露出铜皮上锡膏的部分。 Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。 Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。 Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。 Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。 21、一个系统往往分成若干个 PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？答：各个 PCB 板子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。 22、能否提供一些经验数据、公式和方法来估算布线的阻抗。当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。差分信号线中间可否加地线？答：以下提供两个常被参考的特性阻抗公式： a. 微带线 (microstrip) 硬件工程师必读攻略----如何通过仿真有效提高数模混合设计性能(上) 8 / 24

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