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华中科技大学组成原理课程设计实验报告2.doc

发布时间：2022-06-08 发布人：admin 分类：说明书 资料大小：7.59M 资料格式：doc 举报 版权申诉
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    总框图（数据通路图）；
    硬联线控制器逻辑模块图；
    指令周期流程图和控制台指令流程图；
    根据流程图写出的组合译码表
    老师给定的验收程序；
    设计说明书；
    调试小结。
    计算机组成与体系结 构 课程设计报告 计算机科学与工程学院 学 班 院： 级： 学生姓名： 学 号： 指导老师： 朱娟 提交日期：
    采用硬联线控制器的顺序模型计算机设计与调试 总框图（数据通路图）；.............................................. 2 硬联线控制器逻辑模块图；........................................ 3 指令周期流程图和控制台指令流程图；....................4 根据流程图写出的组合译码表....................................8 各控制信号的 ABEL 语言源程序；......错误！未定义书签。 老师给定的验收程序；................................................ 9 设计说明书；.............................................................. 10 调试小结。...................................................................11 1
    总框图（数据通路图）； C DBUS S0 S1 S2 ALU T4 ALU-BUS CEL# LRW(T3 数据端口 指令端口 RAM INS CER LDDR1(T3) M1 DR1 MUX1 B DR2 MUX2 A LDDR2(T3) M2 LDAR1(T4) AR1-INC AR1 RS-BUS# RS1 RS0 WR1 WR0 WRD(T2) B 端口 RF A 端口 RD1 RD0 IAR-BUS# LDIAR IAR LDER(T4) ER SW-BUS# 控制台 DBUS 控 制 信 号 · · · 硬布线控制器 C INTQ IR AR2 MUX3 LDAR2(T2) M3 LDPC(T4) PC ALU2 R4 MUX4 LDR4(T2) M4 WR1 WR0 RD1 RD0 RS1 RS0 LDIR(T4) 2
    硬联线控制器逻辑模块图； B1 BJ 指令译码器 IR 指 令 寄 存 器 MC1 MCN W1 TK … I1 … IR 启动 停止 时钟 复位 … 硬布线逻辑线路 WI T1 … … 节 拍 电 位 / 节 拍 脉冲信号发生器 3
    指令周期流程图和控制台指令流程图； 4
    0100 KRR 0001 KRD 0010 KWE 0011 KLD 0000 PR 1001 KRD 1010 KWE 1011 KLD 1100 KRR S1 SKIP SKIP SKIP SKIP SKIP CEL# LRW=1 TJ SKIP SW-BUS SW_BUS SW_BUS # CEL# LRW=0 SKIP # CEL# LRW=0 # CEL# LRW=0 W2 W3 CER LDIR TJ CER LDIR SKIP SW_BUS # LDER SW_BUS SW_BUS SW_BUS SW_BUS SW_BU AR1_IN AR1_IN # LDAR1 M3=1 LDAR2 SST0 TJ # LDAR1 SST0 # LDAR1 SST0 TJ # LDAR1 M3=1 LDAR2 SST0 TJ S# M4=1 LDR4 LDPC SST0 C C TJ WRD TJ RS_BUS # TJ 5
    6
    W1 W2 1000PR M3=0 LDAR2 CER LDIR PC_INC IR 0000 ADD 0001 SUB 0010 MUL 0011 AND 0101 LDA 0100 STA 1000 JMPE 1001 JC M1=0 LDDR1 M2=0 LDDR2 M1=0 LDDR1 M2=0 LDDR2 M1=0 LDDR1 M2=0 LDDR2 M1=0 LDDR1 M2=0 LDDR2 RS_BUS # LDAR1 SKIP SKIP M2=0 LDDR2 RS_BUS # LDAR1 SKIP ALU=A+ ALU=A- ALU=A* ALU=A B B B &B W3 ALU_BU ALU_BU ALU_BU ALU_BU CEL# LRW=1 LDER S LDER S LDER S LDER S LDER WRD WRD WRD WRD WRD W4 ALU=A ALU_BU S CEL# LRW=0 RS_BUS # M4=1 LDR4 LDPC C C=0 C=1 M4=0 LDR4 PC_A DD LDPC 7
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