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Cadence SPECCTRAQuest 仿真步骤 [摘要] 本文介绍了 Cadence SPECCTRAQuest 在高速数字电路的 PCB 设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予 PCB 板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路 PCB 板级设计的基础。 [关键词] 板级电路仿真 I/O Buffer Information Specification（IBIS） 1 引言电路板级仿真对于今天大多数的 PCB 板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于 PCB 仿真软件使用复杂、缺乏必需的仿真模型、PCB 仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对 PCB 板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的 PCB 上可以容纳更多的功能。PCB 已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在 PCB 板级设计中成为了一个必须考虑的一个问题。传统的 PCB 板的设计依次经过电路设计、版图设计、PCB 制作等工序，而 PCB 的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的 PCB 板级设计中采用电路板级仿真已经成为必然。基于信号完整性的 PCB 仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成 PCB 设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的 PCB 板的设计比较既缩短了设计周期，又降低了设计成本。同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的 EDA 软件。越来越完备的仿真模型也得以提供。所有这些都为 PCB 设计中广泛的采用电路设计板级仿真提供了充分条件。下面就 Cadence SPECCTRAQuest 这一高速电路板级设计仿真工具采用 IBIS 模型详细介绍进行板级仿真设计的全过程 2 仿真前环境设置使用 Cadence SPECCTRAQuest 进行高速电路设计的仿真，不同的设计者根据各自的需要可以灵活的利用这个 EDA 工具进行仿真设计。当然，在进行一个完整的 PCB 板设计前仿真时，按照一定步骤规范地完成仿真设计，将会为你的仿真工作带来极大的方便。可以减少

整个仿真工作的工作量、可以减少整个仿真工作中出现错误的可能性、可以留下一个完整的有价值的文档，同时也能养成良好的仿真工作习惯，为今后高效的完成高速电路的仿真设计打下基础。首先，我们知道 Cadence 公司的 EDA 软件可以运行在 WindowsNT 环境下和 UNIX 环境下，除非特别说明，本文所述都是在 WindowsNT 环境下。SPECCTRAQuest 是 Cadence EDA 工具中有关高速电路设计的一个模块。在进行网络拓扑结构提取和信号分析之前，一些前期的准备工作必须正确完成。 PCB 板外型边框（Outline）根据实际结构设置 PCB 板边框。 PCB 板叠层（Stackup）主要确定 PCB 板布线层数以及层叠(stack-up)方式，会直接影响到印制线的布线和阻抗。根据芯片管脚数、芯片密度、网表密度等方面来考虑。然后根据实际情况确定叠层参数，可以选用各个 PCB 制板公司推荐的叠层参数。关键是要选取合适的布线阻抗。近几年来，多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。在 Cadence 中打开 Setup Advisor 进入 Edit Stack-up 对话框，如图 1，进行编辑。图 1 Stack-up 编辑框导入网表（Netlist）器件预布局（Placement）将其中的关键器件进行合理的布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面。 PCB 板布线分区（Rooms）主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能。 PCB 板禁止布线区划分（Keepouts）

根据 PCB 制板工艺的要求确定禁止布线区。在完成上述工作以后，还要对将要进行仿真设计的 PCB 板做如下设置：设置 PCB 板直流电源网络对于含有多种电压值电源供电的 PCB 板，正确的设置尤显重要。在 Cadence 中打开 Setup Advisor 进入 Identify DC Nets 对话框，如图 2，进行编辑。设置器件类型图 2 设置直流电源网络一般器件类型在原理图库中已经指定并带入 PCB 图中，但仍然需要对器件类型进行确认，以防不正确的设置。电阻、电阻排、电容、电感、晶体管、保险丝、二极管等都要设置成 DISCRETE。为所有 IC 和独立元器件附仿真模型所有在仿真设计中需要模型的器件的仿真模型在原理图库中都应该正确指定，对于电阻、电容这些独立元器件需要在原理图中正确指定 VALUE 属性，SPECCTRAQuest 可以自动为它们分配 ESpice 模型。首先，打开 Signal Library Brower 对话框，若已有规范的完整 DML 模型库，我们可以直接将需要的模型库加入到工作库中。若只有 IBIS 模型，则需要按 Translate->后选择 ibis2signoise 将 IBIS 模型转换成 DML 模型。如图 3。

图 3 仿真模型库设置框然后打开 Signal Model Assignment 对话框，Auto Setup 将自动分配模型给每个已经指定模型的器件。如图 4。也可以按 Find Model 为器件手工分配模型，或按 Create Model 编辑生成一个模型，这需要有足够的建模经验。模型分配好后运行 Signal Audit 会有一个详细的报告，需要仔细的检查。

设置正确的管脚类型图 4 仿真模型分配窗和器件类型一样，所有器件管脚类型在原理图中已经指定，但仍需确认。连接器、独立元器件的管脚类型应为 UNSPEC。在图 4 窗口中点击 RefDesPins 栏后可以检查每个器件的每个管脚类型。 3 仿真步骤 1、拓扑的抽取在模型添加完成后，即可进入信号线的仿真阶段。从 Allegro 或 SPECCTRAQUEST 中都可以进入 Constraint Manager，Allegro 的路径是 Setup－》Electrical Constraint Spreadsheet， SPECCTRAQUEST 中的进入路径是 Constraints－》Electrical Constraint Spreadsheet。Constrain Manager 是 Cadence 的约束管理器，所有连线的拓扑抽取以及对网络赋拓扑都是在这儿进行的。

打开界面，如同图 5 所示：图 5 Constraint Manager 界面从左边分类栏看，分成两类，Electrical Constraint Set 类是中所有已经输入到该管理器的电气约束约定，Net 类是电路中所有的网络。第一次打开时，第一类是空的。对 Net 类，打开下面的任何一分类，都可以抽取拓扑。在 Net 栏点击 Signal Integrity、Timing、Routing 的任何一个，右边就会将本板的全部网络显示出来，如图 6 所示。各个网络按字母排列，其中前面有“＋”好的表示是总线或 Xnet。右击所选网络选择 SigXplorer，就将拓扑抽取出来并进入 SQ signal explorer expert 界面图 7，所有网络的前仿真是在这个界面中进行的。

图 6 抽取网络拓扑图 7 Signal Explorer 界面

2、参数设定因为对各个器件及阻容器件的模型已经在全部指定，所以抽取出来的拓扑上面的各 IO 都有相应的 IO 模型，对那些没有指定的模型，Cadence 会赋给它缺省的模型。Cadence 抽出的拓扑结构是根据各元器件的相对位置并考虑到布线方便抽取的，其中互连线的距离是它计算的曼哈顿距离（即Δx+Δy）。仿真的主要目的就是根据仿真的结构优化网络的拓扑结构，用来约束 PCB 布线，使布线按照最优结果方向进行。 SQ Signal Explorer Expert 界面除了菜单与工具栏以外分为两个部分，即上面的拓扑示意图与下面的参数、测量选择以及结果、控制的标签窗口。在下面的 Parameters 标签窗口中的白色区域是可以编辑的，而灰色区域是无法编辑的， CIRCUIT 是整个参数的总标题，下面的 tlineDelayMode 栏可以选择是用时间还是用长度表示传输线的延时（若用长度表示，则缺省的单位是 mm，若用时间表示，则缺省的单位是 ns，其中传输线的缺省传输速度是 140mm 每 ns）；userRevision 表示目前的拓扑版本（第一次一般是 1.0，以后修改拓扑时可以将此处的版本提高，这样以后在 Constraint Manage 里不用重新赋拓扑，只要升级拓扑即可）。点击开单板名称后（本例中即 ODTA），下面就列出本拓扑的内各个元件（包括器件、阻容、电源、传输线），可以编辑各个元件的特性；对器件，可以选择对应管脚的 IO BUFFER 模型，但一般不推荐去更改它的模型，因为已经赋给器件整体模型了，相应的 IO Buffer 的模型也就确定了。对阻容器件，可以更改它们的阻容值；对电源，可以更改电源值；对传输线，可以更改以下几项：impedance，即传输线的交流阻抗，可以根据叠层情况在适当范围内更改它；propDelay，即传输线的延时来表示的长度；traceGeometry，传输线的类型，即是微带线或带状线，由于在前仿真中传输线是用一个集中式的无损耗模型来表示的，所以这边选择微带线或带状线的关系并不大；velocity，传输线的信号传输速度，这边一般不去改变它，用它的缺省值，即 5567.72mil/ns，约 14cm/ns。为了得到更大范围内的仿真结果，扩大参数的选择范围，我们一般对阻容器件的阻值、传输线的阻抗、传输线的长度选择多个值进行扫描。在各个元件的参数设定后，即可在拓扑上加激励进行仿真。首先是加激励源，点击模型上面、位号下面的 Tristate，出现如图 8 所示的窗口进行选择：

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