1、同步电路和异步电路的区别是什么？（仕兰微电子） 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号 脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的， 通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生 变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间， 待下面介绍。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操 作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态 变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把 Ｄ端的电平传到Ｑ输出端。 在同步电路设计中一般采用 D 触发器，异步电路设计中一般采用 Latch。 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运 作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之 同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效 能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍 增，而 Intel Pentium 4 处理器设计，也开始采用异步电路设计。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号 脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都 是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化 都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现（漏极或 者集电极开路），由于不用 oc 门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加 一个上拉电阻。（线或则是下拉电阻） 4、什么是 Setup 和 Holdup 时间？（汉王笔试） 5、setup 和 holdup 时间,区别.（南山之桥） 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。（未知） 7、解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA 2003.11.06 上 海笔试试题） 时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保 持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足 建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被 称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电 子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致 叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决 方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电 容。三是增加选通电路 

在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延 迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺）， 这种现象成为冒险。 10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） 常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL （Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL （ Gunning Transceiver Logic ）、 BTL （ Backplane Transceiver Logic ）、 ETL （ enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V， 5V，3.3V）；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则 是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要 在输出端口加一上拉电阻接到 5V 或者 12V。 cmos 的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl 的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用 cmos 可直接驱动 ttl;加上拉电阻后,ttl 可驱动 cmos. 1、当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低 高电平（一般为 3.5V），这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。 2、OC 门电路必须加上拉电阻，以提高输出的搞电平值。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产 生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干 扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制 反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理 //OC 门电路必须加上拉电阻，以提高输出的搞电平值。 OC 门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平 在有时我们用 OC 门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻 OC 门可以实现“线与”运算 OC 门就是 集电极开路输出 总之加上拉电阻能够提高驱动能力。 11、如何解决亚稳态。（飞利浦－大唐笔试）？ 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法： 1 降低系统时钟频率 2 用反应更快的 FF 

3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用 d 只是一个办法，有 时候通过 not，buf 等都能达到信号过滤的效果 12、IC 设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条 件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系 不确定，也可能出现亚稳态。 13、MOORE 与 MEELEY 状态机的特征。（南山之桥） Moore 状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这 14、多时域设计中,如何处理信号跨时域。（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器 的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、 边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送 到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才 能进入时钟域 2。这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟。这样做是怕 时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态， 因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来 的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是 地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步 器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时， 就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。 我们可以在跨越 Clock Domain 时加上一个低电平使能的 Lockup Latch 以确保 Timing 能正 确无误。