专业笔试 去年笔试题目 1. 阐述一下保持时间与建立时间。 2. 分析一下 CMOS 的静态功耗 3. 请用晶体管级描述一下全加器。 4. 忘记了 5. 用 Verilog 或者 VHDL 语言写一个同步时序电路实现 上机测试 实验环境：VIVADO 软件，或者 ISE 软件 实验要求：正确编写程序，并要编写测试程序，有正确仿真波形，在三十分钟内完成。 实验题目 有一个自动售货机，有两个投币口，一个只能接受 1 元硬币，一个只能接受 5 元纸币，一次 投币无论硬币还是纸币，当达到或超过 3 元，自动售出一瓶饮料，并找回多余的钱，无钱可 找则提示信息。 复试建议 《数字系统设计与 VHDL（第二版）》 作者： Charles H. Roth, Jr.等 出版社：电子工业出版 社 出版时间： 2008 对于这本书有必要浏览一下，并且对一下专业知识概念要了解。 另外对于是用 VHDL 还是 Verilog ，我的个人建议还是 verilog，相对来说 Verilog 跟简单名了 一下，虽说上次复试我用的 VHDL。个人推荐一本书《数字系统设计》夏宇闻。 不太确定今年的专业复试题目会是什么，不过去年考的时候关于 CMOS 的知识我是不太了解 的，另外可以关注一下 亚稳态： 时钟域： 门级： RTL 级： 在资料上看了一题 设计一个无符号除法器，要求被除数为 8 位，除数为 5 位，商为 3 位，当 start 信号有效时， 被除数，除数被载入，如果因除数的值太小，而造成商大于 3 位，要有溢出提示，编程实现 该除法器。 面试流程 1． 用英文自我介绍一下可以大概两到五分钟。 2． 读一小段专业英语短文 3． 老师会用英文问你一个专业上的问题，你要用英语回答。比如去年老师通过简历，他说 你学过单片机，那单片机的工作频率是多少，不过这些他是用英语问的。 4． 接下来就是专业方面上老师的提问了，准备一张个人简历，一面就可以，把你的专业能 力体现出来就行，不过不要吹逼，是怎样就怎样，写上去了要保证自己会，不要老师看 到你会，问你一个你又不知道。对于可能提到的问题，我会用举例子的方式表达，比如 老师看到你的成绩单你高数学的不错，问一个拉格朗日的相关问题，看你学过 FPGA， 会问你用 FPGA 做过什么，用的芯片是什么系列的，学过信号与系统，解释一下信号是 

什么，系统是什么，或者问一下你的毕业设计做的是什么，怎么实现的，老师问的不会 很难，但是会比较细。 如果要有自己的亮点，可以把自己比较好的作品带过来，老师对一些滤波算法，控 制算法，还有 FPGA 的一些东西感兴趣，其他有自己的专长也可以，只要能体现出来就 行。