计算机与网络网事针对一般无线通信系统抗干扰、抗噪声以及抗多径衰落能力差的特点，本文提出了一种基于FPGA的跳频扩频系统的设计。该设计中有15种频率可供选择。在发送端，根据4位pn码控制不同频率的载波对信息码元进行调制；在接收端，捕捉到同步信号后，利用本地pn码控制本地载波对接收到的扩频调制信号进行解扩。同时，在Altera公司的QuartusⅡ软件中，使用硬件描述语言VerilogHDL和原理图相结合的方法进行了电路的设计实现。随着可编程逻辑器件的发展，FPGA技术日益成熟，内部逻辑资源丰富、NIOSII软核的处理能力更强、仿真能力更强、可重复编程、现场可修改设计、相应的EDA软件功能完善,有丰富的IP核资源等众多优点，这就使得FPGA成为设计扩频通信系统的首选。1跳扩频系统的原理跳扩频系统就是在发送端控制不同频率的载波对信息码元进行调制，再通过射频调制后发送调制信息数据，这与常见的窄带通信方式不同，主要体现在信息数据经调制后成为宽带信号。在接收端，对接收到的信息数据进行同步相干解调，得到窄带信息数据。在接收端，接收到的信号先经过宽带滤波，同步系统捕捉到同步信号后，控制pn码所对应的频率载波对滤波后的信号进行相干解调，得到解扩后的窄带信号，再经过带通滤波得到数据信号。2系统总体方案在发送系统中，pn码生成器产生的4位pn码控制频率合成器产生的15种频率的载波与信息码元data进行模2加，实现信号频谱的扩展，完成扩频调制得到跳扩调制信号mod_out.在接收端，同步系统捕捉到同步信号后，控制本地pn码生成器进入工作状态，进一步控制频率合成器产生相应频率的载波与接收到的信号序列进行异或运算，完成解扩，得到解调信号emod_out，比较emod_out与输入信息码元data波形图，从而验证所设计的跳扩系统的可行性与正确性。3系统模块化设计根据系统设计方案，跳扩系统分为发送子系统和接收子系统分别进行设计。在发送子系统中，需要4位pn码生成模块、15种频率合成模块以及实现扩频调制的总调制模块；在接收端，需要捕捉同步信号的同步模块、本地pn码生成模块、频率合成模块以及完成解扩的解调总模块。（1）发送子系统①4位pn码生成模块该模块采用m序列发生器，生成多项式为f(x)=x4+x3+1，由第4级和第3级引回反馈。4级m序列发生器可产生周期为15的pn码序列，若寄存器的初始值全为零，则输出也将全为零，这样会造成pn码发生器进入死锁状态，因此，为保证pn码生成器正常工作，寄存器初始值至少有1位为1。（2）接收子系统在接收子系统中，本地pn码产生器、频率合成器模块的结构与发送子系统中完全相同。同步模块，采用滑动相关捕捉法，将收到的pn码序列与提前设定好的一段pn码序列（该段pn码序列在一个周期内只出现一次）进行比较，若相同则该标志位输出0，不同则输出1，然后将所有标志位的值累加起来与设定好的门限（设计时取2）相比较，若小于该门限，则认为捕获到了同步序列（输出信号bj=1），此时控制本地pn码发生器进入工作状态。为同步系统模块图。data为发送端输入的信息数据，emod_out为接收端解调输出数据。从仿真结果看，解调输出数据与输入信息数据除了有接近半个周期的延迟外，其余都是一致的，而延迟是时序电路里不可避免的问题，但在设计中，时钟周期是1纳秒，故延迟也是纳秒级，在一般的通信系统中是可以被接受的，这也就是说所设计的跳扩频系统是正确的，是可行的。本文提出了一种基于FPGA的跳频扩频系统的设计，并在Altera公司的QuartusⅡ软平台上，利用硬件描述语言VerilogHDL和原理图相结合的方法进行了电路的设计实现，从各模块的仿真结果可以看出，所设计的各个模块都实现了设计预期功能，最终通过在整个跳扩中比较接收端解调输出数据和发送端输入数据，验证了设计的正确性和可行性。本文是由国家自然科学基金资助(61461053,61461054,61072079)；云南省自然科学基金(2010CD023)；云南大学资金支持(NO.XT412004)。基于FPGA跳频扩频系统的设计（云南大学信息学院刘龙军丁洪伟李宗敬）56