Virtex5中文用户手册.pdf

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：7.70M 资料格式：pdf 举报版权申诉

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Virtex-5 用户指南

关于本指南

其他技术文档

其他支持资源

排版约定

联机技术文档

时钟资源

全局和区域时钟

全局时钟

区域时钟和 I/O 时钟

全局时钟控制资源

全局时钟输入

节能时钟门控

全局时钟缓冲器

时钟树和时钟网 - GCLK

时钟区域

区域时钟控制资源

Clock Capable I/O

I/O 时钟缓冲器 - BUFIO

区域时钟缓冲器 - BUFR

区域时钟网

VHDL 和 Verilog 模板

时钟管理技术

时钟管理概述

DCM 概述

DCM 基元

DCM_BASE 基元

DCM_ADV 基元

DCM 端口

DCM 时钟输入端口

DCM 控制和数据输入端口

DCM 时钟输出端口

DCM 状态和数据输出端口

DCM 属性

CLKDV_DIVIDE 属性

CLKFX_MULTIPLY 和 CLKFX_DIVIDE 属性

CLKIN_PERIOD 属性

CLKIN_DIVIDE_BY_2 属性

CLKOUT_PHASE_SHIFT 属性

CLK_FEEDBACK 属性

DESKEW_ADJUST 属性

DFS_FREQUENCY_MODE 属性

DLL_FREQUENCY_MODE 属性

DUTY_CYCLE_CORRECTION 属性

DCM_PERFORMANCE_MODE 属性

FACTORY_JF 属性

PHASE_SHIFT 属性

STARTUP_WAIT 属性

DCM 设计指南

时钟去歪斜

频率合成

相移

动态重配置

将 DCM 连接到 Virtex-5 器件中的其他时钟资源

IBUFG 到 DCM

DCM 到 BUFGCTRL

BUFGCTRL 到 DCM

PLL 到 DCM 和 DCM 到 PLL

DCM 到 PMCD 和 PMCD 到 DCM

应用示例

标准用法

板级时钟生成

具有内部去歪斜的电路板去歪斜

两个 DCM 之间的时钟切换

从 PLL 输入的 DCM

VHDL 和 Verilog 模板及时钟控制向导

DCM 时序模型

复位/锁定

固定相移

可变相移

状态标记

传统器件支持

锁相环 (PLL)

简介

锁相环 (PLL)

一般用法说明

PLL 基元

时钟网络去歪斜

仅用于频率合成

抖动滤波器

限制

PLL 编程

PLL 端口

PLL 属性

PLL CLKIN1 和 CLKIN2 用法

PLL 时钟输入信号

计数器控制

时钟移相

VCO 和输出计数器的详细波形

参考时钟切换

缺失输入时钟或反馈时钟

PLL 使用模型

时钟网络去歪斜

零延迟缓冲器

DCM 驱动 PLL

PLL 驱动 DCM

PLL 到 PLL 的连接

应用指南

PLL 应用示例

Virtex-4 PMCD 传统模式下的 PLL

Block RAM

Block RAM 概述

Block RAM 简介

同步双端口和单端口 RAM

数据流

读操作

写操作

写模式

避免冲突

Virtex-5 器件中的其他 Block RAM 功能

可选输出寄存器

独立读写端口宽度选择

简单双端口 Block RAM

可级联 Block RAM

字节宽度写使能

Block RAM 纠错代码

Block RAM 库基元

Block RAM 端口信号

时钟 - CLK[A|B]

使能 - EN[A|B]

字节宽度写使能 - WE[A|B]

寄存器使能 - REGCE[A|B]

设置/复位 - SSR[A|B]

地址总线 - ADDR[A|B]<13:#><14:#><15:#>

数据输入总线 - DI[A|B]<#:0> 和 DIP[A|B]<#:0>

数据输出总线 - DO[A|B]<#:0> 和 DOP[A|B]<#:0>

级联输入 - CASCADEINLAT[A|B] 和 CASCADEINREG[A|B]

级联输出 - CASCADEOUTLAT[A|B] 和 CASCADEOUTREG[A|B]

反转控制引脚

GSR

未用输入

Block RAM 地址映射

Block RAM 属性

内容初始化 - INIT_xx

内容初始化 - INITP_xx

输出锁存器初始化 - INIT（INIT_A 或 INIT_B）

输出锁存器/寄存器同步设置/复位 (SRVAL_[A|B])

可选输出寄存器开关 - DO[A|B]_REG

扩展模式地址判定 - RAM_EXTENSION_[A|B]

读宽度 - READ_WIDTH_[A|B]

写宽度 - WRITE_WIDTH_[A|B]

写模式 - WRITE_MODE_[A|B]

Block RAM 位置约束

用 VHDL 或 Verilog 代码初始化 Block RAM

其他 RAMB18 和 RAMB36 基元设计考虑事项

可选输出寄存器

独立读写端口宽度选择

RAMB18 和 RAMB36 端口映射设计规则

可级联 Block RAM

字节宽度写使能

其他 Block RAM 基元

Block RAM 应用

创建较大的 RAM 结构

寄存器模式下的 Block RAM SSR

Block RAM 时序模型

Block RAM 时序参数

Block RAM 时序特性

Block RAM 时序模型

Block RAM 重定向

内置 FIFO 支持

多速率 FIFO

同步 FIFO

FIFO 架构：顶层视图

FIFO 基元

FIFO 端口描述

FIFO 操作

复位

操作模式

状态标记

FIFO 的属性

FIFO Almost Full/Empty 标记偏移范围

FIFO 的 VHDL 和 Verilog 模板

FIFO 时序模型和参数

FIFO 时序特性

FIFO 应用

级联 FIFO 以增加深度

并联 FIFO 以增加宽度

内置纠错

ECC 模式概述

Block RAM ECC 架构的顶层视图

Block RAM 和 FIFO ECC 基元

Block RAM 和 FIFO ECC 端口描述

Block RAM 和 FIFO ECC 属性

ECC 的操作模式

ECC 时序特性

Block RAM ECC 模式时序参数

在 72 位字中制造故意错误

为 64 位字创建八个奇偶校验位

将单位元或双位元错误插入 72 位字

Block RAM ECC 的 VHDL 和 Verilog 模板

可配置逻辑块 (CLB)

CLB 概述

Slice 描述

CLB/Slice 时序模型

通用 Slice 时序模型与参数

Slice 分布式 RAM 时序模型与参数（只能在 SLICEM 中使用）

Slice SRL 时序模型与参数（只能在 SLICEM 中使用）

Slice 进位链时序模型与参数

CLB 基元

分布式 RAM 基元

移位寄存器 (SRL) 基元

其他移位寄存器应用

多路复用器基元

进位链基元

SelectIO 资源

I/O 模块概述

SelectIO 资源简介

SelectIO 资源一般指导原则

Virtex-5 I/O 组规则

Virtex-5 数控阻抗 (DCI)

Virtex-5 I/O 标准中的 DCI

Virtex-5 SelectIO 基元

IBUF 和 IBUFG

OBUF

OBUFT

IOBUF

IBUFDS 和 IBUFGDS

OBUFDS

OBUFTDS

IOBUFDS

Virtex-5 SelectIO 属性/约束

Virtex-5 I/O 资源 VHDL/Verilog 示例

关于 Virtex-5 I/O 所支持标准的具体指导原则

LVTTL（低压晶体管-晶体管逻辑）

LVCMOS（低压互补金属氧化物半导体）

PCIX、PCI33、PCI66（外设组件接口)

GTL（射电收发器逻辑）

GTLP（射电收发器逻辑增强版）

HSTL（高速收发器逻辑）

HSTL I 类

差分 HSTL I 类

HSTL II 类

差分 HSTL II 类

HSTL III 类

HSTL IV 类

HSTL_II_T_DCI (1.5V) 分裂 Thevenin 终端

HSTL I 类 (1.8V)

差分 HSTL I 类 (1.8V)

HSTL II 类 (1.8V)

差分 HSTL II 类 (1.8V)

HSTL III 类 (1.8V)

HSTL IV 类 (1.8V)

HSTL_II_T_DCI_18 (1.8V) 分裂 Thevenin 终端

HSTL I 类 (1.2V)

SSTL（线脚系列终端逻辑）

SSTL2 I 类 (2.5V)

差分 SSTL2 I 类 (2.5V)

SSTL2 II 类 (2.5V)

差分 SSTL2 II 类 (2.5V)

SSTL2_II_T_DCI (2.5V) 分裂 Thevenin 终端

SSTL18 I 类 (1.8V)

差分 SSTL I 类 (1.8V)

SSTL18 II 类 (1.8V)

差分 SSTL II 类 (1.8V)

SSTL18_II_T_DCI (1.8V) 分裂 Thevenin 终端

差分终端：DIFF_TERM 属性

LVDS 和扩展 LVDS（低压差分信令）

HyperTransport 协议 (HT)

低摆幅差分信令 (RSDS)

BLVDS（总线 LVDS）

差分 LVPECL（低压正发射极耦合逻辑）

在同组中合并 I/O 标准的规则

3.3V I/O 设计指导原则

同步开关输出限制

稀疏锯齿形 (Sparse-Chevron) 封装

标称 PCB 指标

标称 SSO 极限值

实际 SSO 极限值与标称 SSO 极限值的关系

SSO 噪声的电气原理

寄生系数降额法 (PFDM)

SSO 的加权平均计算

全器件 SSO 计算器

其他 SSO 假定条件

SelectIO 逻辑资源

简介

ILOGIC 资源

组合输入通路

输入 DDR 概述 (IDDR)

输入 DDR 基元 (IDDR)

IDDR 的 VHDL 和 Verilog 模板

ILOGIC 时序模型

输入/输出延迟单元 (IODELAY)

IODELAY 基元

IODELAY 端口

IODELAY 属性

IODELAY 时序

IDELAYCTRL 概述

OLOGIC 资源

输出 DDR 概述 (ODDR)

输出 DDR 基元 (ODDR)

ODDR 的 VHDL 和 Verilog 模板

OLOGIC 时序模型

高级 SelectIO 逻辑资源

简介

输入串并转换逻辑资源 (ISERDES)

ISERDES 基元

ISERDES 端口

ISERDES 属性

ISERDES 宽度扩展

ISERDES 延迟

ISERDES 时序模型和参数

ISERDES 的 VHDL 和 Verilog 实例模板

BITSLIP 子模块

输出并串转换逻辑资源 (OSERDES)

OSERDES 基元

OSERDES 端口

OSERDES 属性

OSERDES 宽度扩展

OSERDES 延迟

OSERDES 时序模型和参数

OSERDES 的 VHDL 和 Verilog 实例模板

索引

Virtex-5 用户指南 UG190 (v3.1) 2007 年 9 月 11 日 R

R Xilinx is disclosing this Document and Intellectual Property (hereinafter "the Design") to you for use in the development of designs to operate on, or interface with Xilinx FPGAs. Except as stated herein, none of the Design may be copied, reproduced, distributed, republished, downloaded, displayed, posted, or transmitted in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Any unauthorized use of the Design may violate copyright laws, trademark laws, the laws of privacy and publicity, and communications regulations and statutes. Xilinx does not assume any liability arising out of the application or use of the Design; nor does Xilinx convey any license under its patents, copyrights, or any rights of others. You are responsible for obtaining any rights you may require for your use or implementation of the Design. Xilinx reserves the right to make changes, at any time, to the Design as deemed desirable in the sole discretion of Xilinx. Xilinx assumes no obligation to correct any errors contained herein or to advise you of any correction if such be made. Xilinx will not assume any liability for the accuracy or correctness of any engineering or technical support or assistance provided to you in connection with the Design. THE DESIGN IS PROVIDED "AS IS" WITH ALL FAULTS, AND THE ENTIRE RISK AS TO ITS FUNCTION AND IMPLEMENTATION IS WITH YOU. YOU ACKNOWLEDGE AND AGREE THAT YOU HAVE NOT RELIED ON ANY ORAL OR WRITTEN INFORMATION OR ADVICE, WHETHER GIVEN BY XILINX, OR ITS AGENTS OR EMPLOYEES. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THE DESIGN, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, TITLE, AND NONINFRINGEMENT OF THIRD-PARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOST DATA AND LOST PROFITS, ARISING FROM OR RELATING TO YOUR USE OF THE DESIGN, EVEN IF YOU HAVE BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGES. THE TOTAL CUMULATIVE LIABILITY OF XILINX IN CONNECTION WITH YOUR USE OF THE DESIGN, WHETHER IN CONTRACT OR TORT OR OTHERWISE, WILL IN NO EVENT EXCEED THE AMOUNT OF FEES PAID BY YOU TO XILINX HEREUNDER FOR USE OF THE DESIGN. YOU ACKNOWLEDGE THAT THE FEES, IF ANY, REFLECT THE ALLOCATION OF RISK SET FORTH IN THIS AGREEMENT AND THAT XILINX WOULD NOT MAKE AVAILABLE THE DESIGN TO YOU WITHOUT THESE LIMITATIONS OF LIABILITY. The Design is not designed or intended for use in the development of on-line control equipment in hazardous environments requiring fail- safe controls, such as in the operation of nuclear facilities, aircraft navigation or communications systems, air traffic control, life support, or weapons systems ("High-Risk Applications"). Xilinx specifically disclaims any express or implied warranties of fitness for such High- Risk Applications. You represent that use of the Design in such High-Risk Applications is fully at your risk. © 2006-2007 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx, Inc. PowerPC is a trademark of IBM, Inc. All other trademarks are the property of their respective owners. 修订历史下表说明此技术文档的修订历史。日期 2006 年 4 月 14 日版本 1.0 Xilinx 最初版本。修订 Virtex-5 用户指南 www.xilinx.com/cn UG190 (v3.1) 2007 年 9 月 11 日

日期 2006 年 5 月 12 日版本 1.1 少量版面修改与澄清。第 1 章：修改图 1-21。修订第 2 章：修改图 2-2 和图 2-4。删除对 DCM_PS 基元的引用。从第 76 页删除过时的时钟控制向导部分。第 3 章：修改图 3-1、图 3-2、表 3-2、表 3-4、图 3-9、公式 3-8 和图 3-12。增加 “Virtex-4 PMCD 传统模式下的 PLL”部分。第 4 章：为第 119 页的表 4-5 加注。澄清第 126 页上的 RAMB36 端口映射设计规则。第 5 章：增加图 5-7 和图 5-11，修改图 5-32，以提高明确性。第 6 章：更新 “同步开关输出限制”部分。第 7 章：修改第 310 页的 “ILOGIC 资源”（包括图 7-1）。修改表 7-3。第 8 章：修改表 8-1。 2006 年 7 月 19 日 1.2 第 1 章：修改第 21 页的 “全局时钟缓冲器”，以澄清单端时钟引脚。修改图 1-19 中 P 和 N 的 I/O 标识。第 4 章：增加第 127 页的 “寄存器模式下的 Block RAM SSR”和第 137 页的 “FIFO 架构：顶层视图”。修改第 139 页 “FIFO 操作”项下的 “复位”说明。第 6 章：少量澄清性修改。将表 6-36、表 6-37 和表 6-38 中的 “未使用”改成 “不适用”。 2006 年 9 月 6 日第 7 章：小修改，以澄清本章中的 IODELAY。第 8 章：第 349 页的 “ISERDES 端口”中的澄清性小修改。 2.0 在整个技术文档中增加 LXT 平台器件。第 1 章：修改第 38 页的图 1-22。更新第 33 页的 “Clock Capable I/O”。第 2 章：更新第 58 页的 “输出时钟”。第 4 章：澄清第 134 页上有关 FULL 和 EMPTY 标志的规则。第 5 章：修改第 172 页的 “存储元件”。第 6 章：更新第 231 页的 “差分终端属性”，以使用最新语法和设置。更换 SSO 计算器的链接。 2006 年 10 月 12 日 2.1 在前言中增加《系统监视器用户指南》参考。在表 1-5、表 2-1 和表 5-2 中增加 XC5VLX85T。第 3 章：修改图 3-1。 2007 年 2 月 2 日第 4 章：在第 120 页的表 4-7 中增加级联。修改第 118 页的图 4-9 中的 ADDR。删除 “内置纠错”部分中的擦除模式。第 5 章：修改第 191 页的图 5-22。 3.0 在表 1-5、表 2-1 和表 5-2 增加三个 SXT 器件和 XC5VLX220T。第 4 章：澄清第 113 页的 “同步时钟控制”中的措词。第 6 章：增加第 214 页的 “DCI 级联”。将表 6-39 中 SSTL18_II_T_DCI 的 VREF 改成 0.9。第 7 章：修改第 343 页的图 7-27 中的 OQ。第 8 章：第 350 页的 “时钟使能输入 - CE1 和 CE2”。 UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南

日期 2007 年 9 月 11 日版本 3.1 修订第 1 章：增加第 20 页的 “节能时钟门控”。修改第 24 页的图 1-2。修改第 31 页的图 1-16。第 2 章：修改第 46 页的 “复位输入 - RST”中的 DCM 复位和锁定过程。更新第 50 页的表 2-4 中的 DO[2] 说明。修改第 51 页上的乘数值范围。修改第 54 页的 “FACTORY_JF 属性”的说明。修改第 58 页的 “输出时钟”，更新第 67 页的图 2-7，并且在第 69 页的图 2-10 中增加一个 BUFG。在第 65 页的动态重配置 (DRP) 下增加加载新 M 和 D 值时的步骤。更新第 67 页的图 2-7。修改第 80 页的图 2-21 下带圆点项号的说明。第 3 章：更新第 84 页的图 3-1。为第 88 页的表 3-2 加注。为第 90 页的 “相移”加注。在公式 3-3 到公式 3-6 中增加圆整运算。修改 CLKFBIN、CLKFBDCM、 CLKFBOUT、RST 和 LOCKED，并且在第 91 页的表 3-3 中增加 REL 引脚和注 2。在第 93 页的表 3-4 中增加 RESET_ON_LOSS_OF_LOCK 属性。从 “PLL 时钟输入信号”中删除关于通用布线的讨论。修改 “缺失输入时钟或反馈时钟”部分。在图 3-13 中增加波形图。纠正第 105 页的图 3-17 和表 3-8 中的 Virtex-4 端口映射。第 4 章：修改并澄清 “内置纠错”。修改全部 WE 信号。澄清第 115 页的 “简单双端口 Block RAM”中的读回限制。修改第 120 页的 “设置 / 复位 - SSR[A|B]”。增加第 134 页的“Block RAM 重定向”。为第 140 页的表 4-16 修改延迟值并增加注 1。更新第 152 页的 “级联 FIFO 以增加深度”。第 5 章：在第 172 页的 “存储元件”中澄清关于一个 Slice 中的公共控制信号的信息。第 6 章：更新第 216 页的 DCI 级联指南。删除对 “带单向终端的 HSLVDCI 控制阻抗驱动器”的引用，因为软件中不支持这种功能。为第 249 页的表 6-17 增加注 3。澄清对第 267 页的 “SSTL （线脚系列终端逻辑）”的简介。修改第 268 页的 “DIFF_SSTL2_II_DCI、DIFF_SSTL18_II_DCI”。纠正第 275 页的图 6-73 中的 DIFF_SSTL2_II 参考值。修改第 291 页的 “在同组中合并 I/O 标准的规则”中的规则 2 和 3。从第 295 页的 “上过冲 / 下过冲”中删除绝对最大值表。第 7 章：从第 313 页的 IDDR 基元中删除 DDLY 端口。在第 321 页的表 7-10 中增加 SIGNAL _PATTERN、DELAY_SRC 和 REFCLK_FREQUENCY 属性。修改第 323 页的图 7-9。在第 331 页上，删除表 7-12 “从 DCM 生成参考时钟”，并更新 “IDELAYCTRL 端口”中的 REFCLK 部分。澄清第 332 页的 “IDELAYCTRL 位置”中的简介。修改第 340 页的 ODDR “随路时钟”。第 8 章：更新第 348 页的图 8-2 和表 8-1 中的 SR 和 O。更新整个第 356 页的 “BITSLIP 子模块”部分。纠正第 359 页的图 8-11 中的排版错误。 Virtex-5 用户指南 www.xilinx.com/cn UG190 (v3.1) 2007 年 9 月 11 日

前言 : 关于本指南其他技术文档. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 其他支持资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 排版约定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 联机技术文档. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 第 1 章 : 时钟资源全局和区域时钟. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 全局时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 区域时钟和 I/O 时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 全局时钟控制资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 全局时钟输入. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 全局时钟输入缓冲器基元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 节能时钟门控. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 全局时钟缓冲器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 全局时钟缓冲器基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 其他使用模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 时钟树和时钟网 - GCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 时钟区域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 区域时钟控制资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 Clock Capable I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 I/O 时钟缓冲器 - BUFIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 BUFIO 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 BUFIO 使用模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 区域时钟缓冲器 - BUFR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 BUFR 基元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 BUFR 属性和模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 BUFR 使用模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 区域时钟网 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 VHDL 和 Verilog 模板. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 第 2 章 : 时钟管理技术时钟管理概述. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 DCM 概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 DCM 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 DCM_BASE 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 DCM_ADV 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 DCM 端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 DCM 时钟输入端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 时钟源输入 - CLKIN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 反馈时钟输入 - CLKFB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 相移时钟输入 - PSCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 动态重配置时钟输入 - DCLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 DCM 控制和数据输入端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 复位输入 - RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 相移递增 / 递减输入 - PSINCDEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 相移使能输入 - PSEN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 动态重配置数据输入 - DI[15:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 动态重配置地址输入 - DADDR[6:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南

动态重配置写使能输入 - DWE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 动态重配置使能输入 - DEN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 DCM 时钟输出端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 1x 输出时钟 - CLK0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 1x 输出时钟，90°相移 - CLK90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 1x 输出时钟，180°相移 - CLK180 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 1x 输出时钟，270°相移 - CLK270 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 2x 输出时钟 - CLK2X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 2x 输出时钟，180°相移 - CLK2X180 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 分频输出时钟 - CLKDV. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 频率合成输出时钟 - CLKFX. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 频率合成输出时钟，180°- CLKFX180 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 DCM 状态和数据输出端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 锁定输出 - LOCKED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 相移完成输出 - PSDONE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 状态或动态重配置数据输出 - DO[15:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 动态重配置就绪输出 - DRDY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 DCM 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 CLKDV_DIVIDE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 CLKFX_MULTIPLY 和 CLKFX_DIVIDE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 CLKIN_PERIOD 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 CLKIN_DIVIDE_BY_2 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 CLKOUT_PHASE_SHIFT 属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 CLK_FEEDBACK 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 DESKEW_ADJUST 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 DFS_FREQUENCY_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 DLL_FREQUENCY_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 DUTY_CYCLE_CORRECTION 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 DCM_PERFORMANCE_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 FACTORY_JF 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 PHASE_SHIFT 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 STARTUP_WAIT 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 DCM 设计指南 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 时钟去歪斜 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 时钟去歪斜工作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 输入时钟要求 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 输入时钟变化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 输出时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 配置和启动过程中的 DCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 去歪斜调整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 去歪斜电路的特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 频率合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 频率合成工作原理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 频率合成器特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 相移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 相移工作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 PSEN、PSINCDEC、PSCLK 和 PSDONE 的相互作用 . . . . . . . . . . . . . . . . . . . . . . . 63 相移溢出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 相移特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 动态重配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 将 DCM 连接到 Virtex-5 器件中的其他时钟资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 IBUFG 到 DCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 DCM 到 BUFGCTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南

BUFGCTRL 到 DCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 PLL 到 DCM 和 DCM 到 PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 DCM 到 PMCD 和 PMCD 到 DCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 应用示例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 标准用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 板级时钟生成. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 具有内部去歪斜的电路板去歪斜 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 两个 DCM 之间的时钟切换 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 从 PLL 输入的 DCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 VHDL 和 Verilog 模板及时钟控制向导. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 DCM 时序模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 复位 / 锁定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 固定相移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 可变相移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 状态标记 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 传统器件支持. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 第 3 章 : 锁相环 (PLL) 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 锁相环 (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 一般用法说明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 PLL 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 PLL_BASE 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 PLL_ADV 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 时钟网络去歪斜 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 仅用于频率合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 抖动滤波器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 限制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 VCO 的工作范围. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 最低和最高输入频率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 占空比可编程性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 相移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 PLL 编程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 确定输入频率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 确定 M 和 D 值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 PLL 端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 PLL 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 PLL CLKIN1 和 CLKIN2 用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 PLL 时钟输入信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 计数器控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96 时钟移相 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 VCO 和输出计数器的详细波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 参考时钟切换. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 缺失输入时钟或反馈时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 PLL 使用模型. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 时钟网络去歪斜 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 零延迟缓冲器. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 DCM 驱动 PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 PLL 驱动 DCM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 PLL 到 PLL 的连接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 应用指南. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南

PLL 应用示例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 Virtex-4 PMCD 传统模式下的 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105 第 4 章 : Block RAM Block RAM 概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107 Block RAM 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 同步双端口和单端口 RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 数据流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 读操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 写操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 写模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 WRITE_FIRST 模式，即透明模式（默认）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 READ_FIRST 模式，即先读后写模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 NO_CHANGE 模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 避免冲突 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 异步时钟控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 同步时钟控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 Virtex-5 器件中的其他 Block RAM 功能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 可选输出寄存器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 独立读写端口宽度选择 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 简单双端口 Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115 可级联 Block RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116 字节宽度写使能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116 Block RAM 纠错代码 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 Block RAM 库基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 Block RAM 端口信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 时钟 - CLK[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 使能 - EN[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 字节宽度写使能 - WE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 寄存器使能 - REGCE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 设置 / 复位 - SSR[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 地址总线 - ADDR[A|B]<13:#><14:#><15:#> . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 数据输入总线 - DI[A|B]<#:0> 和 DIP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . . . 121 数据输出总线 - DO[A|B]<#:0> 和 DOP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . 121 级联输入 - CASCADEINLAT[A|B] 和 CASCADEINREG[A|B] . . . . . . . . . . . . . . . . . 121 级联输出 - CASCADEOUTLAT[A|B] 和 CASCADEOUTREG[A|B] . . . . . . . . . . . . . 121 反转控制引脚. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 未用输入 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Block RAM 地址映射 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 Block RAM 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 内容初始化 - INIT_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123 内容初始化 - INITP_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 输出锁存器初始化 - INIT （INIT_A 或 INIT_B） . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 输出锁存器 / 寄存器同步设置 / 复位 (SRVAL_[A|B]) . . . . . . . . . . . . . . . . . . . . . . . . 124 可选输出寄存器开关 - DO[A|B]_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 扩展模式地址判定 - RAM_EXTENSION_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124 读宽度 - READ_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 写宽度 - WRITE_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 写模式 - WRITE_MODE_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 Block RAM 位置约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南

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