: doi 引用格式: 信 侃，贾 峰 10． 3969 / j． issn． 1003 － 3106． 2014． 12． 10 总线技术研究及其 ． SＲIO 信号与信息处理 FPGA ］ 实现［ J ． 无线电工程， 2014 ( ， 44 12 ) : 33 － 35 ， 62． SＲIO 总线技术研究及其 FPGA 实现 信 侃1，贾 峰2 ( 1. 中国电子科技集团公司第五十四研究所，河北 石家庄 050081 ; 2. 空军驻石家庄地区军事代表室，河北 石家庄 050081 ) 摘 要 针对 Series ＲapidIO SＲIO ( 的 总线接口实现方案 Xilinx FPGA 。 详细论述了硬件设计要点和软件流程，对 SＲIO 一种基于 和发送 点的访问的实现过程 。 SＲIO ) 总线在嵌入式系统方面的应用，根据 编写用户逻辑程序，使用 资源丰富 核对 总线协议进行了简要介绍，描述了 FPGA IP FPGA SＲIO 、 设计灵活的特点，设计了 总线数据进行接收 解析 总线的本地端点和远端端 、 SＲIO 通过试验测试了 总线速度，验证了 SＲIO 。 SＲIO 接口工作的正确性 。 关键词 SＲIO 中图分类号 TP391. 4 协议; FPGA IP 核; 本地端点; 远端端点 文献标识码 A 文章编号 1003 － 3106 ( ) 2014 12 － 0033 － 03 Ｒesearch on SＲIO Bus Technology and Its Implementation Based on FPGA ( 1． The 54th Ｒesearch Institute of CETC Shijiazhuang Hebei 050081 ， ; China ， ， ) 2． Military Ｒepresentative Office of PLA Air Force Stationed in Shijiazhuang Ｒegion Shijiazhuang Hebei 050081 China Abstract Aiming at the application of embedded system of SＲIO ， a scheme is proposed to realize SＲIO bus interface based on XIN Kan1， JIA Feng2 ， Xilinx FPGA on the basis of such characteristics as abundant resources and flexible designing of FPGA． The user logic program is com- ， and the SＲIO bus data are received ， decoded and sent by using FPGA IP core． The hardware design and software flow are dis- piled cussed in detail． This paper describes the protocol of SＲIO bus ， the implementation of local endpoint and remote endpoint accessing． The speed of SＲIO bus is tested and the correctness of SＲIO interface operation is validated through experiments． ; FPGA IP core local endpoint ; ; Key words SＲIO protocol 0 引言 remote endpoint 1 SＲIO 协议分析 ］ 1 。 ， ］ 3 2 SＲIO Xilinx 使用 。SＲIO 公司的 高速互连协议由业内领先的半导体和系 统制造商联合制订，可实现任意拓扑和点对点操作， 效率及可靠性很高，能有效控制拥塞［ 协议 的提出，有效应对了高性能嵌入式系统的高速互连 方面带来的严峻挑战，适应了嵌入式系统的发展需 要［ 内部集成 ］，编写 的 用户逻辑，在 总线直接转为本地 用户链路接口，去掉了外接桥接芯片，降低了成本; 内部实现的总线接口，根据实际应 由于是在 用需要及技术进步，充分利用 资源丰富 速度 、 高和可重构的特点，随时修改 接口程序，提高 总线接口速度和灵活性 ［ 4 ＲocketIO GTP 核及高速收发模块 XC5VSX95T 内部将 FPGA FPGA FPGA FPGA SＲIO SＲIO SＲIO 。 SＲIO 层，如图 3 协议可以分为逻辑层 所示 。 1 传输层和物理层 、 图 1 SＲIO 规范层次结构 收稿日期: 基金项目: 国家科技重大专项基金资助项目( 2014-09-12 2012ZX03004 － 003 ) 。 2014 年 无线电工程 第 44 卷 第 12 期 33 

信号与信息处理 。 传输层规范在中间层，定义 最顶层是逻辑层，定义了接口的全部协议和包 的格式，为端点器件发起和完成事务提供必要的信 息 地址空间和 数据在端点器件间传输包所需要的路由信息 底部 是物理层，定义了器件级的接口细节，如包传输机 制 电气特性和低级错误管理［ 、 流量控制 、 SＲIO 。 。 ］ 5 。 。 SＲIO SＲIO 这种层次结构的最大特点是依靠同一个 公用传输层规范来连接不同的逻辑层和物理层 层 与层之间相互独立，不会因为某一层的修改或增减 而影响到其他层，灵活性及独立性很强 。 操作是基于请求和响应事务的 操作的 发起器件产生一个请求事务，该事务通过路由到达 目标器件，目标器件记录发起该事务的器件 并根 据请求事务的类型和要求产生一个响应事务，通过 路由和器件 返回到发起器件来完成该次操作 。 事务是基于包的形式进行传输的，并使用控制符号 物理层互连的事务流，也用于包确 用于管理 认 包是系统中端点器件间的基 本通信单元，它有固定的格式，由事务和特定的信息 字段构成，该信息字段能确保事务被准确可靠地传 交换器件 送至目标端点 互 联，一般并不直接连接 系统中的传 输流程如图 流量控制和维护 、 端点器件通过 事务在 。SＲIO 所示 SＲIO SＲIO ” 。 “ 。 ID ID 2 。 图 2 SＲIO 的传输流程 2 ID ID 。 在图 及目标的 中，整个系统由发起者 交换结构和目标 、 发起者要发起一个操作，首先根据操作类型 组成 和目的产生一个特定格式的请求事务包，该请求包 ，通过路由被传送到 携带请求者的 交换器( 交换机或交换芯片) ，交换器随后根据该事 将该包转发至目标器件，至此 务包所携带的目标 发起者请求阶段的操作完成了 目标器件收到该事 务包后，检测该事务包的格式，确认并完成它所要求 的操作，如果该事务包要求目标器件返回响应事务， 那么目标器件还要产生特定结构的响应事务，通过 交换结构将承载该事务的响应包传送回发送器件以 。 ID 34 2014 Ｒadio Engineering Vo1. 44 No. 12 完成此次操作［ ］ 6 。 2 设计方案 2. 1 总体设计 SＲIO 以某 的设计，接 口 卡 含 有 一 片 总线接口卡为例来说明 公 司 Xilinx SＲIO FPGA XC5VSX95T-1ff1136 用该 实现 FPGA 接口之间进行数据传输 SＲIO 及 公司 芯片 TI 总线接口功能，与 DSP C6455 C6455 接口卡 。 FPGA 接口 芯 片 ，使 的 程序 SＲIO 结构框图如图 所示［ ］ 7 。 3 图 3 接口卡 FPGA 程序结构 5． 5 版本为 XC5VSX95T 内嵌 ，完美兼容 ，实现了 cation v2． 1 理层协议功能，支持 ，采用 速度达 写 门铃和信息等包格式［ 、 2. 2 用户逻辑程序设计 5 Gb / s SＲIO 1-lane 8B /10B ］ 8 。 核为 Serial ＲapidIO SＲIO IP ＲapidIO Interconnect Specifi- 传输层和物 模式，链路单向 4-lane 编解码方式，支持读 总线逻辑层 和 、 ， 、 SＲIO 用户逻辑与 送或接收逻辑层事务包［ 逻辑层接口直接连接，可发 ］，在此把 接口卡的 设为远端端点，通过解析 FPGA 或组成相应的事务包，实现本地端点与远端端点的 数据传输与通信 常用的事务包有 设为本地端点， SＲIO DSP 9 。 Nread、Nwrite、 和 。 远端设备 Nwrite _ Ｒ、Swrite、Maintenance、Doorbell、Message User Defined 等 。 本地端点设备访问是指 写和维护等操作，可用于 读 、 传输 对 向 DSP FPGA DSP FPGA 进行的 进行数据 ( 的 DSP FPGA 始化，根据 memory Nread ) 的 可以使用 Nread 中读取数据 。 事务要求设置 源 的 、 ) ，设置完成后 DSP ID ( 首先将 ＲapidIO 地址 事务从本地设备 核初 目标 、 ) 和事务类型( 本 命 ，发 memory ID DSP ID Nread FPGA ID 设计中为 令，该命令以事务包的形式通过路由及目标 接收端，接收到该命令后 送到 通过目标 ID 事务包送给 Nread ID FPGA 判断出这是发给它的事务包，然后将该 模块进行处理和解包，由于 发送 FPGA SＲIO 的 Target user 

事务包， Nread 这是一个 址中读取需要的数据 据按照与 Nread 包完成后根据源 。 对应的 FPGA 然后 Ｒesponse 将此事务包返回 Target user 从相应的 memory 地 模块将该数 事务进行组包，组 ，至此整个 DSP ID 读事务完成 memory 。 DSP 或 远 端 设 备 可 以 使 用 Nwrite、Swrite FPGA 的 事务将数据写入本地设备 ( ID 、 的 以 DSP 发送 地址 目标 ＲapidIO Nwrite_Ｒ 为例，首先将 memory 核初始化，根 memory ID DSP 。 Nwrite _ Ｒ ID Nread 事务要求设置 ) 的 源 、 ) ，设置完成后 ID ) 和事务类型( 本设 命 ，发 Nwrite_Ｒ 中 据 ( FPGA 计中为 令，该命令以事务包的形式通过路由及目标 接收端，接收到该命令后 送到 通过目标 ID 事务包送给 这是一个 据写入相应的 将该数据按照与 行组 包，组 包 完 成 后 根 据 源 Nwrite _Ｒ ID FPGA 判断出这是发给它的事务包，然后将该 模块进行处理和解包，由于 将事务包中的数 模块 事务进 将 此 事 务 包 返 回 Target user Ｒesponse FPGA 然后 。 对应的 事务包， Target user Nwrite_Ｒ Nwrite_Ｒ memory 地址 FPGA SＲIO 的 ID 写事务完成 DSP memory ，至此整个 远端端点设备访问是指 写和维护等操作，可用于 读 、 传输 FPGA 。 对 向 FPGA DSP DSP 进行的 进行数据 。 本地设备 ( ( ID ID 的 FPGA Nread 。 可以使用 中读取数据 事务从远端设 核 目 、 ) 和事务类型 ＲapidIO 地址 DSP DSP memory 首先将 memory ID Nread ) 的 ID Nread 事务要求设置 源 的 、 ) ，设置完成后 备 初始化，根据 标 FPGA ( 本设计中为 命令，该命令以事务包的形式通过路由及目标 接收端，接收到该命令后 发送到 通过目标 事务包进行处理和解包，由于这是一个 包， 然后将该数据按照与 行组 包，组 包 完 成 后 根 据 源 ID 的 DSP 判断出这是发给它的事务包，然后对该 事务 地址中读取需要的数据 。 事务进 将 此 事 务 包 返 回 Nread ， DSP ID 从相应的 Ｒesponse 对应的 memory 发送 FPGA Nread Nread SＲIO DSP ID 读事务完成 。 FPGA ，至此整个 本地设备 memory 可以使用 FPGA 据写入 远 端 设 备 的 DSP memory 核初始化，根据 事务将数 Nwrite _Ｒ 中 。 首 先 将 事务要求设置 Ｒa- mem- ) ( ( ID ID 的 的 地址 Nwrite_Ｒ 目标 、 Nwrite_Ｒ ) ID Nread 源 、 DSP ) ，设置完成后 pidIO ory FPGA 和事务类型( 本设计中为 FPGA 命令，该命令以事务包的形式通过路 发送 接收端，接收到该 的 由及目标 命令后 判断出这是发给它的事务 包，然后将该事务包进行处理和解包，由于这是一个 将事务包中的数据写入相应 ，发送到 通过目标 事务包， ID DSP DSP ID SＲIO ID Nwrite_Ｒ DSP 信号与信息处理 然后将该数据按照与 。 Nwrite_Ｒ 事务进行组包，组包完成后根据源 对 FPGA ，至此整个 memory ID 写事务 地址 memory Ｒesponse 的 应的 将此事务包返回 完成 2. 3 硬件电路设计 。 SＲIO SＲIO 由于 Virtex-5 总线速度较高，故高速传输线的信 电路设计时需要首先考虑 号完整性设计是 的，信号完整性包括高速传输线参考平面的完整性 和阻抗的连续性，同时线间距不能过小以减小线间 串扰 。 分 配 总线接口靠近 SＲIO 缩短了 引 脚 时，尽 可 能 使 走线由差分对组成，组成差分对的 的 总线接口，这样就 的引脚在板卡上的布线，减小了干扰 。 根走线的 SＲIO 长度差过大，会使信号传输延迟超过信号上升时间， 从而发生过冲和振铃，所以布线时要严格控制差分 对的长度差 软件约束差 ，布 线 时 尽 量 不 超 过 分对的 长 度 差 不 超 过 考虑到阻抗连续性，常将差分阻抗设置为 规 范 单 端 阻 抗 为 实际操作时使用 Cadence Virtex-5 1 mm SＲIO SＲIO DSP 的 。 2 SＲIO 0. 2 mm。 ( 100 ± 10 ( 50 ± 10 2. 4 工程实现 Ω ) ) 的要求［ ，符 合 ］ Ω 10 。 在实际应用中，重点关注 其接口速度与所使用的 路速度选择有关系 SＲIO SＲIO 协议版本 版本与 。SＲIO 2. 0 模式相比，理论速度均提升 1． 0 总线的接口速度 。 总线位宽及链 、 版本相比， 8 倍，选 实际中使用 模式， 。 、1 lane 2 总线速度越快 ， 版本 SＲIO2. 1 理论速度为 1* 2. 5 Gbps / 总线组包效率大约为 ，则 312. 5 MB / S * 80% SＲIO 80% 模式与 lane 择越高的链路速度， 4 lane 型号为 FPGA 链路速度 8 = 312. 5 MB / S ， 8B /10B 80% 2. 5 Gb / s SＲIO SＲIO XC5VSX95T ，则 ，考虑到 编码效率为 * 80% = 200 MB / S。 经测试，运行次数为 事务包，每个事务包大小为 10 000 次，每次发送 个 ，平均速度为 32 256 Bytes ，与上文计算出来的速度接近 的 链 路 速 度 设 置 为 194 MB / S 将 SＲIO SＲIO 理 论 速 度 为 ，考虑到 编码效率为 SＲIO 390. 625 MB / S ， 8B /10B 80% 1 * 3. 125 Gbps /8 = 总线组包效率大约为 ，则 390. 625 MB / S 80% 。 3. 125 Gb / s ，则 * 80% * 80% = 250 MB / S。 经测试，运行次数为 事务包，每个事务包大小为 10 000 次，每次发送 个 ，平均速度为 32 256 Bytes ，与上文计算出来的速度接近 243 MB / S 。 ( 下转第 62 页) 2014 年 无线电工程 第 44 卷 第 12 期 35 

电磁场与微波 4 结束语 ［ ］ 5 128 － 131． ， TOMASIC B BHAＲ S ， TUＲTLE J ， et al． A Full-duplex ， 4 S 12 T / Ｒ 波段 通道 上述大功率 组件，较常规组 个接收支路，可以满足多路信号的同时接 件具有 收和处理，发射支路具有尺寸小 输出功率大等优 、 势，更符合现代雷达发展的需求［ 对组件研制 ］ 12 生产过程中的技术难点和关键指标实现方法给出了 目前，该组件在电性能指标和结构性 分析和介绍 能指标方面都已通过测试，达到了总体技术要求 。 该组件有完善的工艺措施来保证，性能好 可靠性 高; 在相控阵雷达中用得较多，应用前景 S 广阔 波段 T / Ｒ 、 。 。 。 ? 参考文献 ］ 张德智，戴跃飞，徐 今，等 ［ ． 1 现代雷达， ］ 设计与制造［ J ． ［ ］ 韩国栋，杜 彪，陈如山 2 ． 究现状 与 技 术 展 望［ ］ J ． ( ) : 4 1 － 6． ］ 高玉良，万建刚，张 路 ［ 3 ． 新一代 达 T / Ｒ 现代雷达， 组件［ ］ J ． ， CZWAＲTACKA A ［ ］ 4 SZUSTAK K High Power S Band T / Ｒ Module 一种 ( S ) : 波段 组件的 T / Ｒ 2008 2 76 － 78． 卫星移动通信相控阵天线研 无 线 电 通 信 技 术， ， 2013 39 1 81 － 84． 波段有源相控阵雷 ) : S ( 2010 ， STACHOWSKI B ］ ［ / / 18th Microwave C ( : ， et al． ) ， Ｒadar and Wireless Communications MIKON 2010 Multi-channel Transmit / Ｒeceive Module for an S-band Satellite Communications Phased Array ray Systems and Technology AＲＲAY ［ ］ J ． Phased Ar- ) ， : 2010 202 ( － 210． ］ 高葆新，胡南山，洪兴楠，等 ［ 6 : 京: 国防工业出版社， ［ ］ 吉 胜 7 ． 技， 大功率 ( ) : 2012 12 10 － 11． ］ 蒙国站，陈立翔，王世辉 ［ 8 ］ 问题研究［ J ． ［ ］ 钟剑锋，张国民 9 ． 微波集成电路［ M ］ ． ． 北 129 － 185． 1995 ］ 组件的设计探讨［ J ． T / Ｒ 中国西部科 ． 微波学报， 某低频段 ) : 有源相控阵雷达 2012 3 ( 组件电磁兼容 T / Ｒ 18 － 22． T / Ｒ 组件的结构设 ］ 计［ J ． 电子机械工程， ］ 周 俊，陈茂兰，王 琪 ( ) : 2000 2 15 － 17． 多芯片组件( ． ［ 10 ］ ［ J ． 信息技术与标准化， ( ) : 2010 5 61 － 64． ) 标准研究 MCM ［ ］ 谢 颖 11 ］ 微组装关键工艺技术研究［ D ． ． 西安: 电子科 技大学， 2010． ［ ］ 孔令涛，汤 浩 12 战术通信无线传播研究［ ］ ． J 无线电 通信技术， 2011 ． ， 37 ( ) : 3 26 － 29． 作者简介 组件 郝金中 男，( 毫米波微波组件 、 张 瑜 女，( 毫米波微波组件 、 。 件 。 1974— ) ，硕士，高级工程师 主要研究方向: 。 T / Ｒ 1983— ) ，硕士，工程师 主要研究方向: 组 T / Ｒ 。 櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶 ( 上接第 35 页) Xilinx． Virtex-5 ＲocketIO GTP Transceiver User Guide ［ M 3 结束语 技术在无线基站中的应用［ M ［ ］ 聂俊英 5 ， 2007 ． ＲapidIO ． San Iose ［ ］ 4 19 － 36． Xilinx ］ ． ］ 西 : : 核，实现了 这种设计方法采用 ］ FPGA IP SＲIO 协议解析及用户逻辑设计，使用少量几对差分线代 替并行传输系统的几十对差分线，去掉了桥接芯片， 降低了硬件设计复杂度和成本，使用 标准协 议，基 于 包 的 形 式 传 输 数 据，减 少 了 调 试 工 作 接口数据吞吐 量［ 率较高，接近理论速度，且长时间传输稳定可靠，实 现了 之间的高速 数据传输，继承了串行传输的优点，突破了以前并行 传输系统的速度瓶颈，满足了嵌入式系统的高速数 据传输的需求［ 实际工程应用表明该 、FPGA 之间 FPGA FPGA SＲIO SＲIO DSP 与 与 。 ］ 12 11 。 ? 安: 西安电子科技大学， : ］ 牛彦茹 ［ ． 6 ］ ． 析［ M 基于 西安: 西安电子科技大学， ＲAPIDIO : 7 － 17． 2008 9 － 30． 2008 架构基站系统的设计仿真分 ［ ］ 7 ［ ］ 8 ］ ［ M Xilinx． LogiCOＲETM IP Serial ＲapidIO V5． 5 Getting Started Guide Xilinx． LogiCOＲETM IP Serial ＲapidIO V5． 5 Jose 40 － 41． ］ ， 2010 ． San Jose Xilinx ． San ［ M : : : ， 2010 ［ ］ 邓 豹，赵小冬 9 Xilinx ． ］ ［ J ． 航空计算技术， : 4 － 5． 基于串行 ， 38 2008 ＲapidIO ( ) : 3 1 － 4． 的嵌入式互连研究 技术及其在多信道高速数据传 ［ 10 ［ 11 ［ 12 ］ 王 冰，靳学明 ． LVDS 电子技术应用， ］ 输中的应用［ 2003 J ． ］ 崔维嘉，樊少杰 新一代的总线结构 ． ( ) : 4 基于 2001 ］ 张 博，刘子逸 ． 通信技术， 1 － 2． ( ) : 3 1 － 2． ———ＲapidIO ［ ］ ． J 参考文献 高速互连接口的设计研 究 与 应 用 ］ 的实现［ J ． 无线电通信技术， 芯片的 PES32NT24AG2 ， ( 40 ) : 3 2014 79 － 81． 交换器 PCIe ［ ］ 杨 卿 1 ． ＲapidIO ］ ［ D ． ］ 孙宏利 ［ 2 ， 41 2011 ． 成都: 电子科技大学， : 4 － 10． 雷 达 接 收 机 数 字 化 分 析［ ］ J ． ( 2009 ) : 1 25 － 27． ［ ］ 纪 斌，郑志国 3 基于 ］ 通信设计与实现［ J ． ． PowerPC 电讯技术， ＲapidIO ) : ， 51 6 ( 2011 的 高速串行 1． 对抗 。 作者简介 无 线 电 工 程， 信 侃 男，( 1983 — ) ，工 程 师 。 主 要 研 究 方 向: 数 字 信 号 处理 高速电路设计 、 贾 峰 男，( 。 1970 — ) ，高 级 工 程 师 。 主 要 研 究 方 向: 电 子 62 2014 Ｒadio Engineering Vo1. 44 No. 12