多功能数字钟的设计实验报告.pdf

发布时间：2022-06-09 发布人：admin 分类：说明书资料大小：1.30M 资料格式：pdf 举报版权申诉

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实验报告多功能数字钟的设计学院：数据科学与计算机学院专业：软件工程（移动信息工程）学生姓名：张燕梅指导教师：保延翔完成时间：2016 年 12 月 29 日 1

多功能数字钟的设计实验报告摘要本文利用 Verilog HDL 语言的设计方法设计多功能数字钟，并通过 vivado 2016.3 完成综合实现。此程序通过下载到 FPGA 芯片后，可应用于实际的数字钟显示中，实现了基本的计时显示（时分到分秒的切换）和设置，调整时间，闹钟设置的功能。关键词：FPGA、Verilog HDL、数字钟一、实验要求设计一个多功能数字时钟，要求如下： 1、计时功能：包括时、分、秒的计时（时分和分秒可通过按键切换）； 2、清零功能：高电平时实现清零功能，低电平时正常计数； 3、具备校时功能，可以设置当前时间； 4、具备定时启动闹钟功能，可以设置启动闹钟时间，并通过 LED 闪烁来闹铃； 5、具备秒表计时功能；二、各模块功能说明 1、分频器模块（1）产生 190HZ 信号用于数码管的扫描显示由于 FPGA 内部提供的时钟信号频率大约为 100MHZ，在这个模块中将它转化为 190HZ 的信号用于数码管的扫描显示。该模块生成的 RTL 图如下： 2

（2）产生 1 秒标准时钟信号该模块生成的 RTL 图如下：（3）产生 1 毫秒标准时钟信号 3

该模块生成的 RTL 图如下： 2、计时模块计时模块是对 1 秒的信号源进行秒计时，计时满后向上进位的设计思想；当 reset 键为低电平时，通过采用十进制数计时，分别对时、分、秒三个数进行取余数、取除数，分别得到三位数的高位和低位。（1）秒计时模块 4

该模块生成的 RTL 图如下： 5

（2）分计时模块当清零键为低电平时，如果校准分钟的按键为高电平并且未开启闹钟调节模式，则可以实现对电子钟分钟的时间校准；否则，为正常的分计时模块，原理与秒计时模块一致。 6

该模块生成的 RTL 图如下：（3）时计时模块时计时模块与分计时模块功能一致。 7

该模块生成的 RTL 图如下： 8

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