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AD9854中文数据手册.doc

发布时间：2022-06-18 发布人：admin 分类：说明书 资料大小：0.29M 资料格式：doc 举报 版权申诉
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    AD9854 特征 ·300M 内部时钟频率 ·可进行频移键控（FSK），二元相移键控（BPSK），相移键控（PSK），脉冲调频（CHIRP）， 振幅调制（AM）操作 ·正交的双通道 12 位 D/A 转换器 ·超高速比较器，3 皮秒有效抖动偏差 ·外部动态特性： 80 dB 无杂散动态范围（SFDR）@ 100 MHz (±1 MHz) AOUT ·4 倍到 20 倍可编程基准时钟乘法器 ·两个 48 位可编程频率寄存器 ·两个 14 位可编程相位补偿寄存器 ·12 位振幅调制和可编程的通断整形键控功能 ·单引脚 FSK 和 BPSK 数据输入接口 ·PSK 功能可由 I/O 接口实现 ·具有线性和非线性的脉冲调频（FM CHIRP）功能，带有引脚可控暂停功能 ·具有过渡 FSK 功能 ·在时钟发生器模式下，有小于 25 ps RMS 抖动偏差 ·可自动进行双向频率扫描 ·能够对信号进行 sin(x)/x 校正 ·简易的控制接口： 可配置为 10MHZ 串行接口，2 线或 3 线 SPI 兼容接口或 100MHZ 8 位并行可编程接口 ·3.3V 单电源供电 ·具有多路低功耗功能 ·单输入或差分输入时钟 ·小型 80 脚 LQFP 封装 应用 ·便携式频率特性分析仪 ·可编程时钟发生器 ·应用于雷达和扫频系统的脉冲调频信号源 ·测试和测量设备 ·商业和业余的射频（RF）发射机 概述 AD9854 数字合成器是高集成度的器件，它采用先进的 DDS 技术，片内整合了两路高 速、高性能正交 D/A 转换器通过数字化编程可以输出 I、Q 两路合成信号。在高稳定度时钟 的驱动下，AD9854 将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本 振用于通信，雷达等方面。AD9854 的 DDS 核具有 48 位的频率分辨率（在 300M 系统时钟 下，频率分辨率可达 1uHZ）。输出 17 位相位截断保证了良好的无杂散动态范围指标。AD9854 允许输出的信号频率高达 150MHZ，而数字调制输出频率可达 100MHZ。通过内部高速比较 器正弦波转换为方波输出，可用作方便的时钟发生器。器件有两个 14 位相位寄存器和一个 用作 BPSK 操作的引脚。对于高阶的 PSK 调制，可通过 I/O 接口改变相位控制字实现。具
    有改进 DDS 结构的 12 位 I 和 Q 通道 D/A 转换器可以提供较大的带宽并有较好的窄带无杂 散动态范围（SFDR）。如果不使用 Q 通道的正交功能，它还可以通过配置，由用户编程控 制 D/A 转换。当配置高速比较器时，12 位 D/A 输出的方波可以用来做时钟发生器。它还有 两个 12 位数字正交可编程幅度调制器，和通断整形键控功能，并有一个非常好的可控方波 输出。同时脉冲调制功能在宽带扫频中也有重要应用。AD9854 的 300M 系统时钟可以通过 4X 和 20X 可编程控制电路由较低的外部基准时钟得到。直接的 300M 时钟也可以通过单端 或差分输入。AD9854 还有单脚输入的常规 FSK 和改进的斜率 FSK 输出。AD9854 采用先 进的 0.35 微米 COMS 工艺在 3.3V 单电源供电的情况下提供强大的功能。 AD9854 采用节省空间的 80 脚 LQFP 表面装配封装和改进散热的 80 脚 LQFP 封装。 AD9854 的引脚与 AD9852 的单频信号发生器模式相兼容。AD9854 的特定操作允许温度是 工业级范围：-40 到 85 摄氏度。 引脚配置和功能描述 引脚号 记述 功能描述 图 1 管脚配置 表 1 引脚功能描述表
    1 to 8 D7 to D0 9, 10, 23, 24, 25, 73, 74, 79, 80 11, 12, 26, 27, 28, 72, 75, 76, 77, 78 13, 35, 57, 58, 63 DVDD DGND NC 14 to 19 A5 toA0 A2/IO RESET A1/SDO A0/SDIO (17) (18) (19) 20 21 八位并行可编程数据输入。只用于并行可编程模式。 连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电 位是 3.3V。 连接数字电路的回路地。 与模拟地具有相同的电位。 没有内部连接。 可编程寄存器的六位地址输入。 仅用于并行可编程模式。引脚 17 (A2), 18 (A1), Pin 19 (A0)在选择串行模式时还有第二功能，后面有具 体描述。 串行通信总线的 I/O 允许复位端，由于编程协议的不成熟而没有应答 信号产生。 在这种方式下复位及不影响以前的编程设置也不影响表 7 中的默认编程设置。高电平时复位有效 单向串行数据输出端。应用于 3 线串行通信模式中。 双向串行数据输入/输出端。应用于 2 线串行通信模式中。 I/O UD CLK 双向 I/O 更新时钟。方向的选择在控制寄存器中设置。如果作为输入 端， 时钟上升沿将 I/O 端口缓冲器的内容传送到可编程寄存器。如果 作为输出端(默认), 输出一八个系统时钟周期的单脉冲 (由低到高) 表示内部频率更新已经发生。 写并行数据到 I/O 端口寄存器。复用功能为 SCLK 时，串行时钟与串 行总线相结合，数据在时钟上升沿锁存。 当选择并行模式时这个管脚 复用为 WR 功能。模式选择在第 70 脚 (S/P 选择)。 WR/SCLK
    RD/CS FSK/BPSK/HOLD SHAPED KEYING AVDD AGND VOUT VINP IOUT2 IOUT2 DACBP DAC RSET PLL FILTER DIFF CLK ENABLE REFCLK REFCLK SELECT S/P MASTER RESET 22 RD/CS 从可编程寄存器中读出并行数据。复用功能为 CS 时， 片选端与串行
    FSK/BPSK/ HOLD SHAPED KEYING AVDD AGND VOUT VINP VINN IOUT1 _____ IOUT1 _____ IOUT2 IOUT2 DACBP DAC RSET PLL FILTER CLK DIFF ENABLE REFCLKA REFCLKB 可编程总线相结合，低电平有效。当选择并行模式时这个管脚复用为 RD 功能。 多功能复用引脚。其功能操作模式由可编程控制寄存器选择。在 FSK 模式时，低电平选择 F1，高电平选择 F2。在 BPSK 模式时，低电平 选择相位 1，高电平选择相位 2。在 CHIRP 模式时，高电平使能 HOLD 功能，保持当前频率和停止后的状态。将管脚电平置低可重起 CHIRP 功能。 使用此管脚必须在可编程控制寄存器设置此功能。高电平时，在预先 设定的频率下 I 和 Q 通道输出从 0 上升到满幅的信号。低电平时，在 预先设定的频率下 I 和 Q 通道输出从满幅下降到 0 标度的信号。 连接模拟电路的电压输入。 正常情况下保持对模拟地和数字地 3.3V 的正向压降。 连接模拟电路的回路地。 与数字地具有相同的电位。 内部高速比较器同相输出引脚。 该引脚在负载 50 Ω的情况下驱动功 率为 10 dBm，其输出电平与 CMOS 电平兼容。 电压正向输入端。 内部高速比较器的同相输入端。 电压反向输入端。 内部高速比较器的倒相输入端。 I 通道单极性电流输出或余弦输出。(参考图 3.) 补充 I 通道单极性电流输出或余弦输出。 补充 Q 通道单极性电流输出或正弦输出。 Q 通道单极性电流输出或正弦输出。这种模拟输出可以通过接收 12 位数据代替内部正弦数据，允许 AD9854 仿效 AD9852 的 DAC 功能。 I 和 Q DAC 的公共旁路电容。接一个 0.01uF 的电容到 AVDD 可以改 善谐波失真和杂散性。不接也可以(会使 SFDR 降低)。 设置 I 和 Q 通道满电流输出的公共端。建立电阻为 39.9/IOUT（输出 电流）。通常建立电阻在 8K（5mA）到 2K（20mA）。 为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。零位补 偿网络由一个 1.3 kΩ电阻和一个 0.01 µF 电容组成。网络的另一端必 须连接模拟电源，并尽可能靠近第 60 脚。为了更好的抑制相位噪声， 通过在控制寄存器（1EH）设置旁路倍频位，屏蔽掉基准时钟乘法器。 差分基准时钟使能。 该管脚高电平使能差分时钟输入， REFCLKA 和 REFCLKB (管脚 69 和 68)。 差分时钟补偿信号 (180 度相位)。当选定单端信号输入模式用户需要 把该管脚连接到高电平或低电平。它的输入是和基准时钟是相同的信 号电平。 单端基准时钟输入端 (要求 CMOS 逻辑电平) 和差分输入信号的一 端。在差分时钟模式下，输入可以是 CMOS 逻辑电平也可以是峰峰值 大于 400mV，中心直流电平约 1.6V 的方波或正弦波。 S/P SELECT 选择串行编程模式（低电平）和并行编程模式（高电平）。 29 30 31,32,37,38,4 4,50,54,60,65 33,34,39,40,4 1,45,46,47,53, 59,62,66,67 36 42 43 48 49 51 52 55 56 61 64 68 69 70
    71 MASTER RESET 初始化串/并总线为用户的编程做准备。设置可编程寄存器为表 7 中的 无操作默认状态值。 操作说明 AD9854 正交数字信号发生器是一款有着广泛应用的非常灵活的器件。器件包括一个 48 位的相位累加器，可编程基准时钟乘法器，反辛格滤波器，数字乘法器，两个 12 位/300HZ 数模转换器，一个高速模拟比较器和内部逻辑电路。这款高度集成的器件可以用作本机震荡 发生器，灵活的时钟发生器和 FSK/BPSK 调制器。 Analog Devics 股份有限公司的技术指南提供了关于器件功能模块的操作说明。指南包 括利用 DDS 器件产生信号的技术描述并提供了适合多种数字化实体的基本应用。文件，《关 于数字信号发生器的技术指南》在 AD 公司 DDS 网页 www.analog.com/dds DDS 技术库中提 供。 操作模式 AD9854 有 5 种可编程操作模式。为了选择某一模式，必须对控制寄存器（并行操作地 址：1FH）中的 3 个相关位进行编程设置。具体描述在下表： 表 2. 模式选择表 模式 2 模式 1 模式 0 结果 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 Single Tone Ramped FSK FSK Chirp BPSK 在每种模式下都有许多功能不被允许。 单信号模式（模式000） 这是用户复位之后的一种默认模式。也可以通过用户编程使能这种模式。相位累加器用 以产生信号的频率，它有 48 位有效值，取自频率调整寄存器 1，它的默认值为 0。保留寄存 器的默认值更能决定输出信号的质量。 用户复位后，默认设置配置器件，输出 0HZ，0 相位的信号。在上电复位时，在 I 和 Q 通道输出的是一半满幅电流的直流信号。这是默认模式的 0 幅度输出。选择幅度开关键控模 式则需要更多细节的输出幅度控制。若输出用户定义的信号需要对 28 个寄存器全部或部分 进行编程。 表 35 显示了从默认 0HZ 到用户定义输出频率的变化。 和所有 AD DDS 器件一样，频率控制字有如下定义： FTW = (Desired Output Frequency × 2N)/SYSCLK 式中： N 相位累加器的资源（本器件 48 位）。 Frequency 以 HZ 表示。 FTW （频率调整字）是一个定义数字。 一旦定义数字选定，它必须转换为内部的权重为 1 或 0 的 48 位串行二进制码。建立的 DAC 输出信号频率范围从直流到 1/2 系统时钟。 改变频率时相位是连续的，这意味着新的频率的相位取样值参考之前输出频率的相位 取样值。 AD9854 的 I 和 Q 通道输出的信号总是保持 90 度的相位差。调整每个通道的输出相位
    两个 14 位相位寄存器并不是独立的。换而言之，两 DAC 输出通过相位补偿互相影响。 单信号模式允许用户控制以下信号参数： · 48 位输出频率精度 · 12 位输出幅度精度 - 固定的，用户定义的幅度 - 可变的，可编程幅度控制 - 自动的，可编程，单引脚控制，幅度成型键控 · 14 位输出相位精度 这些参数可以在 100MHZ 并行速度下通过 8 位并行端口或 10MHZ 串行端口通过编程改 变和调整。联合这些属性在单信号模式下可以实现 FM，AM，PM，FSK，PSK 和 ASK 操 作。
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