实验报告 移位寄存器代码： module regist4( q4,d,clk); output[7:0] q4; input[7:0] d; input clk; reg[7:0] q4,q3,q2,q1; always@(posedge clk) begin q4<=q3; q3<=q2; q2<=q1; q1<=d; end endmodule 移位寄存器 testbench module testregist4; reg [7:0] d=8'b10100101; reg clk=1'b0; wire q4; regist4 re(q4,d,clk); initial begin #1 clk=1'b1; end always begin #3 clk=~clk; #5 d=d+8'b00000001; end endmodule 结果：