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LAN9252中文数据手册.pdf
重要特性
目标应用
主要优势
1.0 前言
1.1 一般术语
表1-1：一般术语
1.2 缓冲器类型
表1-2：缓冲器类型
1.3 寄存器命名
表1-3：寄存器命名
2.0 概述
图2-1：系统框图
图2-2：内部框图
图2-3：工作模式
3.0 引脚说明和配置
3.1 64-QFN引脚分配
图3-1：64-QFN引脚分配（俯视图）
表3-1：64-QFN封装引脚分配
3.2 64-TQFP-EP引脚分配
图3-2：64-TQFP-EP引脚分配（俯视图）
表3-2：64-TQFP-EP封装引脚分配
3.3 引脚说明
表3-3：LAN端口A引脚说明
表3-4：LAN端口B引脚说明
表3-5：LAN端口A和端口B的电源和通用引脚说明
表3-6：EtherCAT MII端口和配置脚引脚说明
表3-7：主机总线引脚说明
表3-8：SPI/SQI引脚说明
表3-9：EtherCAT分布式时钟引脚说明
表3-10：EtherCAT数字I/O和GPIO引脚说明
表3-11：EEPROM引脚说明
表3-12：LED和配置脚引脚说明
表3-13：其他引脚说明
表3-14：JTAG引脚说明
表3-15：内核和I/O电源引脚说明
4.0 电源连接
图4-1：使能稳压器时的电源连接
图4-2：禁止稳压器时的电源连接
4.1 内部稳压器
4.1.1 1.2V内核稳压器
4.1.2 1.2V晶振稳压器
5.0 寄存器映射
图5-1：寄存器地址映射
5.1 系统控制和状态寄存器
表5-1：系统控制和状态寄存器
5.2 背靠背周期的特殊限制
5.2.1 背靠背写读周期
表5-2：写后读时序规则
5.2.2 背靠背读周期
表5-3：读后读时序规则
6.0 时钟、复位和功耗管理
6.1 时钟
6.1.1 晶振
6.1.2 PHY PLL
6.2 复位
表6-1：复位源和受影响的器件功能
6.2.1 芯片级复位
6.2.1.1 上电复位（POR）
6.2.1.2 RST#引脚复位
6.2.1.3 EtherCAT系统复位
6.2.2 模块级复位
6.2.2.1 多模块复位
6.2.2.2 单模块复位
6.2.3 复位寄存器
6.2.3.1 复位控制寄存器（RESET_CTL）
6.3 功耗管理
6.3.1 唤醒事件检测
6.3.1.1 PHY A和PHY B能量检测
6.3.1.2 PHY A和PHY B LAN唤醒（WoL）
6.3.2 唤醒（PME）通知
图6-1：PME中断信号生成
6.3.3 模块级功耗管理
6.3.3.1 禁止EtherCAT内核
6.3.3.2 PHY掉电
6.3.3.3 LED引脚掉电
6.3.4 芯片级功耗管理
表6-2：功耗管理状态
6.3.4.1 进入低功耗模式
6.3.4.2 退出低功耗模式
6.3.5 功耗管理寄存器
6.3.5.1 功耗管理控制寄存器（PMT_CTRL）
6.4 器件就绪操作
7.0 配置脚
7.1 硬配置脚
表7-1：硬配置脚定义
8.0 系统中断
8.1 功能概述
8.2 中断源
图8-1：功能中断层级
8.2.1 以太网PHY中断
8.2.2 功耗管理中断
8.2.3 通用定时器中断
8.2.4 EtherCAT中断
8.2.5 软件中断
8.2.6 器件就绪中断
8.2.7 时钟输出测试模式
8.3 中断寄存器
表8-1：中断寄存器
8.3.1 中断配置寄存器（IRQ_CFG）
8.3.2 中断状态寄存器（INT_STS）
8.3.3 中断允许寄存器（INT_EN）
9.0 主机总线接口
9.1 功能概述
9.2 读/写控制信号
9.3 控制线极性
9.4 复用地址/数据模式
9.4.1 地址锁存周期
9.4.1.1 单阶段地址锁存
9.4.1.2 双阶段地址锁存
9.4.1.3 地址位到地址/数据引脚的映射
9.4.1.4 字节顺序选择到地址/数据引脚的映射
9.4.1.5 FIFO直接选择到地址/数据引脚的映射
9.4.2 数据周期
9.4.2.1 写周期
9.4.2.2 读周期
9.4.2.3 主机字节顺序
图9-1：小尾数法顺序
图9-2：大尾数法顺序
9.4.3 EtherCAT过程RAM数据FIFO访问
9.4.3.1 FIFO直接选择地址
9.4.4 复用寻址模式功能时序图
9.4.4.1 双阶段地址锁存
图9-3：双阶段锁存时的复用寻址（16位读操作）
图9-4：双阶段锁存时的复用寻址（16位读操作，无ALEHI）
图9-5：双阶段锁存时的复用寻址（16位写操作）
图9-6：双阶段锁存时的复用寻址（16位写操作，无ALEHI）
图9-7：双阶段锁存时的复用寻址（对常量地址进行16位读操作和写操作）
图9-8：双阶段锁存时的复用寻址（8位读操作）
图9-9：双阶段锁存时的复用寻址（8位读操作，无ALEHI）
图9-10：双阶段锁存时的复用寻址（8位写操作）
图9-11：双阶段锁存时的复用寻址（8位写操作，无ALEHI）
图9-12：双阶段锁存时的复用寻址（对常量地址进行8位读操作和写操作）
9.4.4.2 单阶段地址锁存
图9-13：单阶段锁存时的复用寻址（16位读操作）
图9-14：单阶段锁存时的复用寻址（16位写操作）
图9-15：单阶段锁存时的复用寻址（对常量地址进行16位读操作和写操作）
图9-16：单阶段锁存时的复用寻址（8位读操作）
图9-17：单阶段锁存时的复用寻址（8位写操作）
图9-18：单阶段锁存时的复用寻址（对常量地址进行8位读操作和写操作）
9.4.4.3 RD_WR/ENB控制模式示例
图9-19：复用寻址RD_WR/ENB控制模式示例（16位读操作）
图9-20：复用寻址RD_WR/ENB控制模式示例（16位写操作）
9.4.5 复用寻址模式时序要求
9.4.5.1 读时序要求
图9-21：复用寻址读周期时序
表9-1：复用寻址读周期时序值
9.4.5.2 写时序要求
图9-22：复用寻址写周期时序
表9-2：复用寻址写周期时序值
9.5 变址地址模式
表9-3：主机总线接口变址地址模式寄存器映射
9.5.1 主机总线接口变址寄存器
9.5.2 主机总线接口配置寄存器
9.5.3 变址和配置寄存器数据访问
9.5.3.1 写周期
9.5.3.2 读周期
9.5.4 内部寄存器数据访问
9.5.4.1 写周期
9.5.4.2 读周期
9.5.4.3 主机字节顺序
图9-23：小尾数法顺序
图9-24：大尾数法顺序
9.5.5 EtherCAT过程RAM数据FIFO访问
9.5.5.1 变址寄存器旁路FIFO访问
9.5.6 变址寻址模式功能时序图
9.5.6.1 配置寄存器数据访问
图9-25：变址寻址配置寄存器访问（16位写操作/读操作）
图9-26：变址寻址配置寄存器访问（8位写操作/读操作）
9.5.6.2 变址寄存器数据访问
图9-27：变址寻址变址寄存器访问（16位写操作/读操作）
图9-28：变址寻址变址寄存器访问（8位写操作/读操作）
9.5.6.3 内部寄存器数据访问
图9-29：变址寻址内部寄存器数据访问（16位读操作）
图9-30：变址寻址内部寄存器数据访问（16位写操作）
图9-31：变址寻址内部寄存器数据访问（对常量地址进行16位读操作/写操作）
图9-32：变址寻址内部寄存器数据访问（8位读操作）
图9-33：变址寻址内部寄存器数据访问（8位写操作）
图9-34：变址寻址内部寄存器数据访问（对常量地址进行8位读操作/写操作）
9.5.6.4 RD_WR/ENB控制模式示例
图9-35：变址寻址RD_WR/ENB控制模式示例（16位写操作/读操作）
9.5.7 变址寻址模式时序要求
9.5.7.1 读时序要求
图9-36：变址寻址读周期时序
表9-4：变址寻址读周期时序值
9.5.7.2 写时序要求
图9-37：变址寻址写周期时序
表9-5：变址寻址写周期时序值
10.0 SPI/SQI从器件
10.1 功能概述
10.2 SPI/SQI从器件操作
表10-1：SPI指令
表10-2：SQI指令
10.2.1 器件初始化
10.2.1.1 初始化完成的SPI/SQI从器件读轮询
10.2.2 功耗管理期间以及功耗管理之后的访问
10.2.3 SPI配置命令
10.2.3.1 使能SQI
图10-1：使能SQI
10.2.3.2 复位SQI
图10-2：SPI模式复位SQI
图10-3：SQI模式复位SQI
10.2.4 SPI读命令
10.2.4.1 读
图10-4：SPI读操作
10.2.4.2 快速读操作
图10-5：SPI快速读操作
图10-6：SQI快速读操作
10.2.4.3 双输出读操作
图10-7：SPI双输出读操作
10.2.5 四输出读操作
图10-8：SPI四输出读操作
10.2.5.1 双I/O读操作
图10-9：SPI双I/O读操作
10.2.5.2 四I/O读操作
图10-10：SPI四I/O读操作
10.2.6 SPI写命令
10.2.6.1 写
图10-11：SPI写
图10-12：SQI写
10.2.6.2 双数据写操作
图10-13：SPI双数据写操作
10.2.6.3 四数据写操作
图10-14：SPI四数据写操作
10.2.6.4 双地址/数据写操作
图10-15：SPI双地址/数据写操作
10.2.6.5 四地址/数据写操作
图10-16：SPI四地址/数据写操作
10.3 SPI/SQI时序要求
图10-17：SPI/SQI输入时序
图10-18：SPI/SQI输出时序
表10-3：SPI/SQI时序值
11.0 以太网PHY
11.1 功能概述
11.1.1 PHY寻址
11.2 PHY A和PHY B
11.2.1 功能说明
图11-1：PHY框图
11.2.2 100BASE-TX发送
图11-2：100BASE-TX发送数据路径
11.2.2.1 通过内部MII接口进行的100BASE-TX发送数据
11.2.2.2 4B/5B编码器
表11-1：4B/5B编码表
11.2.2.3 加扰器和PISO
11.2.2.4 NRZI和MLT-3编码
11.2.2.5 100M发送驱动器
11.2.2.6 100M锁相环（PLL）
11.2.3 100BASE-TX接收
图11-3：100BASE-TX接收数据路径
11.2.3.1 100M接收输入
11.2.3.2 均衡器、BLW校正和时钟/数据恢复
11.2.3.3 NRZI和MLT-3解码
11.2.3.4 解扰器
11.2.3.5 5B/4B解码
11.2.3.6 接收数据有效信号
11.2.3.7 接收器错误
11.2.3.8 通过内部MII接口进行的100M接收数据
11.2.4 自动协商
11.2.4.1 并行检测
11.2.4.2 重启自动协商
11.2.4.3 禁止自动协商
11.2.4.4 半双工与全双工
11.2.5 HP Auto-MDIX
图11-4：直接电缆连接与交叉电缆连接
11.2.6 PHY管理控制
11.2.7 PHY中断
11.2.7.1 主要中断模式
表11-2：中断管理表
11.2.7.2 备用中断模式
表11-3：备用中断模式管理表
11.2.8 PHY掉电模式
11.2.8.1 常规掉电
11.2.8.2 能量检测掉电
11.2.9 LAN唤醒（WoL）
11.2.9.1 理想DA（目标地址）检测
11.2.9.2 广播检测
11.2.9.3 魔术包检测
11.2.9.4 唤醒帧检测
表11-4：唤醒产生情况
11.2.10 复位
11.2.10.1 通过RESET_CTL进行PHY软件复位
11.2.10.2 通过PHY_BASIC_CTRL_x进行PHY软件复位
11.2.10.3 PHY掉电复位
11.2.11 链路完整性测试
11.2.12 电缆诊断
11.2.12.1 时域反射法（TDR）电缆诊断
图11-5：TDR使用流程图
表11-5：TDR传播常数
表11-6：开路电缆的典型测量误差（+/-米）
表11-7：短路电缆的典型测量误差（+/-米）
11.2.12.2 匹配的电缆诊断
表11-8：匹配情况下的估算电缆长度（CBLN）查找表
11.2.13 环回运行
11.2.13.1 近端环回
图11-6：近端环回框图
11.2.13.2 连接器环回
图11-7：连接环回框图
11.2.14 100BASE-FX操作
11.2.14.1 100BASE-FX远端故障指示
11.2.14.2 100BASE-FX使能和LOS/SD选择
表11-9：PHY A的100BASE-FX LOS、SD和TP铜缆选择
表11-10：PHY B的100BASE-FX LOS、SD和TP铜缆选择
11.2.15 需要的以太网磁件（100BASE-TX）
11.2.16 PHY寄存器
表11-11：PHY A和PHY B MII串行可访问控制和状态寄存器
11.2.16.1 PHY x基本控制寄存器（PHY_BASIC_CONTROL_x）
11.2.16.2 PHY x基本状态寄存器（PHY_BASIC_STATUS_x）
11.2.16.3 PHY x标识MSB寄存器（PHY_ID_MSB_x）
11.2.16.4 PHY x标识LSB寄存器（PHY_ID_LSB_x）
11.2.16.5 PHY x自动协商通告寄存器（PHY_AN_ADV_x）
11.2.16.6 PHY x自动协商链路伙伴基本页面能力寄存器（PHY_AN_LP_BASE_ABILITY_x）
11.2.16.7 PHY x自动协商扩展寄存器（PHY_AN_ADV_x）
11.2.16.8 PHY x自动协商下一页发送寄存器（PHY_AN_NP_TX_x）
11.2.16.9 PHY x自动协商下一页接收寄存器（PHY_AN_NP_RX_x）
11.2.16.10 PHY x MMD访问控制寄存器（PHY_MMD_ACCESS）
11.2.16.11 PHY x MMD访问地址/数据寄存器（PHY_MMD_ADDR_DATA）
11.2.16.12 PHY x EDPD NLP/交叉时间/EEE配置寄存器（PHY_EDPD_CFG_x）
11.2.16.13 PHY x模式控制/状态寄存器（PHY_MODE_CONTROL_STATUS_x）
11.2.16.14 PHY x特殊模式寄存器（PHY_SPECIAL_MODES_x）
表11-12：MODE[2:0]定义
11.2.16.15 PHY x TDR模式/延时控制寄存器（PHY_TDR_PAT_DELAY_x）
11.2.16.16 PHY x TDR控制/状态寄存器（PHY_TDR_CONTROL_STAT_x）
11.2.16.17 PHY x符号错误计数器寄存器
11.2.16.18 PHY x特殊控制/状态指示寄存器（PHY_SPECIAL_CONTROL_STAT_IND_x）
表11-13：Auto-MDIX使能和Auto-MDIX状态位功能
11.2.16.19 PHY x电缆长度寄存器（PHY_CABLE_LEN_x）
11.2.16.20 PHY x中断源标志寄存器（PHY_INTERRUPT_SOURCE_x）
11.2.16.21 PHY x中断屏蔽寄存器（PHY_INTERRUPT_MASK_x）
11.2.16.22 PHY x特殊控制/状态寄存器（PHY_SPECIAL_CONTROL_STATUS_x）
表11-14： MMD寄存器
11.2.16.23 PHY x PCS MMD器件存在1寄存器（PHY_PCS_MMD_PRESENT1_x）
11.2.16.24 PHY x PCS MMD器件存在2寄存器（PHY_PCS_MMD_PRESENT2_x）
11.2.16.25 PHY x唤醒控制和状态寄存器（PHY_WUCSR_x）
11.2.16.26 PHY x唤醒过滤器配置寄存器A（PHY_WUF_CFGA_x）
11.2.16.27 PHY x唤醒过滤器配置寄存器B（PHY_WUF_CFGB_x）
11.2.16.28 PHY x唤醒过滤器字节掩码寄存器（PHY_WUF_MASK_x）
11.2.16.29 PHY x MAC接收地址A寄存器（PHY_RX_ADDRA_x）
11.2.16.30 PHY x MAC接收地址B寄存器（PHY_RX_ADDRB_x）
11.2.16.31 PHY x MAC接收地址C寄存器（PHY_RX_ADDRC_x）
11.2.16.32 PHY x自动协商MMD器件存在1寄存器（PHY_AN_MMD_PRESENT1_x）
11.2.16.33 PHY x自动协商MMD器件存在2寄存器（PHY_AN_MMD_PRESENT2_x）
11.2.16.34 PHY x供应商特定MMD 1器件ID 1寄存器（PHY_VEND_SPEC_MMD1_DEVID1_x）
11.2.16.35 PHY x供应商特定MMD 1器件ID 2寄存器（PHY_VEND_SPEC_MMD1_DEVID2_x）
11.2.16.36 PHY x供应商特定MMD 1器件存在1寄存器（PHY_VEND_SPEC_MMD1_PRESENT1_x）
11.2.16.37 PHY x供应商特定MMD 1器件存在2寄存器（PHY_VEND_SPEC_MMD1_PRESENT2_x）
11.2.16.38 PHY x供应商特定MMD 1状态寄存器（PHY_VEND_SPEC_MMD1_STAT_x）
11.2.16.39 PHY x供应商特定MMD 1封装ID 1寄存器（PHY_VEND_SPEC_MMD1_PKG_ID1_x）
11.2.16.40 PHY x供应商特定MMD 1封装ID 2寄存器（PHY_VEND_SPEC_MMD1_PKG_ID2_x）
12.0 EtherCAT.
12.1 EtherCAT功能概述
12.2 分布式时钟
12.2.1 SYNC/LATCH引脚复用
12.2.2 SYNC IRQ映射
12.2.3 SYNC脉冲长度
12.2.4 SYNC/LATCH I/O时序要求
图12-1：EtherCAT SYNC/LATCH时序图
表12-1：EtherCAT SYNC/LATCH时序值
12.3 PDI选择和配置
12.4 数字I/O PDI
12.4.1 输出看门狗行为
12.4.2 OE_EXT输出看门狗行为
12.4.3 输入数据采样
12.4.4 输出数据更新
12.4.5 OUTVALID极性
12.4.6 数字I/O时序要求
图12-2：EtherCAT数字I/O输入时序图
图12-3：EtherCAT数字I/O输出时序图
图12-4：EtherCAT数字I/O双向时序图
表12-2：EtherCAT数字I/O时序值
12.5 主机接口PDI
12.6 GPIO
12.7 用户RAM
12.8 EEPROM可配置寄存器
表12-3：EtherCAT内核EEPROM可配置寄存器
12.9 端口接口
12.9.1 端口0和端口2（内部PHY A或外部MII）
12.9.1.1 外部MII PHY连接
图12-5：EtherCAT外部PHY连接
12.9.1.2 背靠背连接
图12-6：EtherCAT背靠背MII连接
12.9.1.3 双端口操作
12.9.2 端口1（内部PHY B）
12.9.3 PHY配置
12.9.4 PHY链路状态
12.9.4.1 MI链路检测和配置状态机
12.9.5 增强型链路检测
12.9.6 100BASE-FX支持
12.9.7 外部PHY时序
12.9.7.1 MII连接时序
图12-7：MII发送时序
表12-4：MII发送时序值
图12-8：MII接收时序
表12-5：MII接收时序值
12.9.7.2 背靠背MII连接时序
12.9.7.3 管理接口时序
图12-9：管理访问时序
表12-6：管理访问时序值
12.10 LED
12.11 EtherCAT CSR和过程数据RAM访问
12.11.1 EtherCAT CSR读操作
图12-10：EtherCAT CSR读访问流程图
12.11.2 EtherCAT CSR写操作
图12-11：EtherCAT CSR写访问流程图
12.11.3 EtherCAT过程RAM读操作
表12-7：EtherCAT过程RAM第一次读操作的有效字节
表12-8：EtherCAT过程RAM最后一次读操作的有效字节
表12-9：EtherCAT过程RAM单次读操作的有效字节
12.11.3.1 中止读命令
12.11.4 EtherCAT过程RAM写操作
表12-10：EtherCAT过程RAM第一次写操作的有效字节
表12-11：EtherCAT过程RAM最后一次写操作的有效字节
表12-12：EtherCAT过程RAM单次写操作的有效字节
12.11.4.1 中止写命令
12.12 EtherCAT复位
12.13 EtherCAT CSR和过程数据RAM访问寄存器（可直接寻址）
表12-13：EtherCAT过程RAM和CSR访问寄存器
12.13.1 EtherCAT过程RAM读数据FIFO（ECAT_PRAM_RD_DATA）
12.13.2 EtherCAT过程RAM写数据FIFO（ECAT_PRAM_WR_DATA）
12.13.3 EtherCAT CSR接口数据寄存器（ECAT_CSR_DATA）
12.13.4 EtherCAT CSR接口命令寄存器（ECAT_CSR_CMD）
表12-14：EtherCAT CSR地址与大小
12.13.5 EtherCAT过程RAM读地址和长度寄存器（ECAT_PRAM_RD_ADDR_LEN）
12.13.6 EtherCAT过程RAM读命令寄存器（ECAT_PRAM_RD_CMD）
12.13.7 EtherCAT过程RAM写地址和长度寄存器（ECAT_PRAM_WR_ADDR_LEN）
12.13.8 EtherCAT过程RAM写命令寄存器（ECAT_PRAM_WR_CMD）
12.14 EtherCAT内核CSR寄存器（可间接寻址）
表12-15： EtherCAT内核CSR寄存器
12.14.1 类型寄存器
12.14.2 版本寄存器
12.14.3 编译寄存器
12.14.4 FMMU支持寄存器
12.14.5 SyncManager支持寄存器
12.14.6 RAM大小寄存器
12.14.7 端口描述符寄存器
12.14.8 ESC功能支持寄存器
12.14.9 已配置站寄存器
12.14.10 已配置站别名寄存器
12.14.11 写寄存器使能寄存器
12.14.12 写寄存器保护寄存器
12.14.13 ESC写寄存器使能寄存器
12.14.14 ESC写寄存器保护寄存器
12.14.15 ESC复位ECAT寄存器
12.14.16 ESC复位PDI寄存器
12.14.17 ESC DL控制寄存器
12.14.18 物理读/写偏移寄存器
12.14.19 ESC DL状态寄存器
12.14.20 AL控制寄存器
12.14.21 AL状态寄存器
12.14.22 AL状态代码寄存器
12.14.23 运行LED改写寄存器
12.14.24 PDI控制寄存器
12.14.25 ESC配置寄存器
12.14.26 ASIC配置寄存器
12.14.27 保留的寄存器
12.14.28 PDI配置寄存器
12.14.29 SYNC/LATCH PDI配置寄存器
12.14.30 扩展PDI配置寄存器
12.14.31 ECAT事件屏蔽寄存器
12.14.32 AL事件屏蔽寄存器
12.14.33 ECAT事件请求寄存器
12.14.34 AL事件请求寄存器
12.14.35 接收错误计数器寄存器
12.14.36 转发的接收错误计数器寄存器
12.14.37 ECAT处理单元错误计数器寄存器
12.14.38 PDI错误计数器寄存器
12.14.39 PDI错误代码寄存器
12.14.40 丢失链路计数器寄存器
12.14.41 看门狗分频器寄存器
12.14.42 看门狗时间PDI寄存器
12.14.43 看门狗时间过程数据寄存器
12.14.44 看门狗状态过程数据寄存器
12.14.45 看门狗计数器过程数据寄存器
12.14.46 看门狗计数器PDI寄存器
12.14.47 EEPROM配置寄存器
12.14.48 EEPROM PDI访问状态寄存器
12.14.49 EEPROM控制/状态寄存器
12.14.50 EEPROM地址寄存器
12.14.51 EEPROM数据寄存器
12.14.52 MII管理控制/状态寄存器
12.14.53 PHY地址寄存器
12.14.54 PHY寄存器地址寄存器
12.14.55 PHY数据寄存器
12.14.56 MII管理ECAT访问状态寄存器
12.14.57 MII管理PDI访问状态寄存器
12.14.58 PHY端口状态寄存器
12.14.59 FMMU[2:0]寄存器
表12-16：FMMU X基址
12.14.59.1 FMMUx逻辑起始地址寄存器
12.14.59.2 FMMUx长度寄存器
12.14.59.3 FMMUx逻辑起始位寄存器
12.14.59.4 FMMUx逻辑停止位寄存器
12.14.59.5 FMMUx物理起始地址寄存器
12.14.59.6 FMMUx物理起始位寄存器
12.14.59.7 FMMUx类型寄存器
12.14.59.8 FMMUx激活寄存器
12.14.59.9 FMMUx保留寄存器
12.14.60 SyncManager[3:0]寄存器
表12-17： SyncManager X基址
12.14.60.1 SyncManager x物理起始地址寄存器
12.14.60.2 SyncManager x长度寄存器
12.14.60.3 SyncManager x控制寄存器
12.14.60.4 SyncManager x状态寄存器
12.14.60.5 SyncManager x激活寄存器
12.14.60.6 SyncManager x PDI控制寄存器
12.14.61 接收时间端口0寄存器
12.14.62 接收时间端口1寄存器
12.14.63 接收时间端口2寄存器
12.14.64 系统时间寄存器
12.14.65 接收时间ECAT处理单元寄存器
12.14.66 系统时间偏移寄存器
12.14.67 系统时间延时寄存器
12.14.68 系统时间差值寄存器
12.14.69 速度计数器起始值寄存器
12.14.70 速度计数器差值寄存器
12.14.71 系统时间差值滤波器深度寄存器
12.14.72 速度计数器滤波器深度寄存器
12.14.73 循环单元控制寄存器
12.14.74 激活寄存器
12.14.75 同步信号寄存器的脉冲长度
12.14.76 激活状态寄存器
12.14.77 SYNC0状态寄存器
12.14.78 SYNC1状态寄存器
12.14.79 起始时间循环操作寄存器
12.14.80 下一个SYNC1脉冲寄存器
12.14.81 SYNC0周期时间寄存器
12.14.82 SYNC1周期时间寄存器
12.14.83 LATCH0控制寄存器
12.14.84 LATCH1控制寄存器
12.14.85 LATCH0状态寄存器
12.14.86 LATCH1状态寄存器
12.14.87 LATCH0时间上升沿寄存器
12.14.88 LATCH0时间下降沿寄存器
12.14.89 LATCH1时间上升沿寄存器
12.14.90 LATCH1时间下降沿寄存器
12.14.91 EtherCAT缓冲区变化事件时间寄存器
12.14.92 PDI缓冲区起始时间事件寄存器
12.14.93 PDI缓冲区变化事件时间寄存器
12.14.94 产品ID寄存器
12.14.95 供应商ID寄存器
12.14.96 数字I/O输出数据寄存器
12.14.97 通用输出寄存器
12.14.98 通用输入寄存器
12.14.99 用户RAM
12.14.100 数字I/O输入数据寄存器
12.14.101 过程数据RAM
13.0 EEPROM接口
13.1 I2C接口时序要求
图13-1：I2C主器件时序图
表13-1：I2C主器件时序值
14.0 芯片模式配置
表14-1：芯片模式选择
表14-2：PDI模式选择
14.1 HBI子配置
15.0 通用定时器和自由运行时钟
15.1 通用定时器
15.2 自由运行时钟
15.3 通用定时器和自由运行时钟寄存器
表15-1：其他寄存器
15.3.1 通用定时器配置寄存器（GPT_CFG）
15.3.2 通用定时器计数寄存器（GPT_CNT）
15.3.3 自由运行25 MHz计数器寄存器（FREE_RUN）
16.0 其他
16.1 其他系统配置和状态寄存器
表16-1：其他寄存器
16.1.1 芯片ID和版本（ID_REV）
16.1.2 字节顺序测试寄存器（BYTE_TEST）
16.1.3 硬件配置寄存器（HW_CFG）
17.0 JTAG
17.1 JTAG
表17-1：IEEE 1149.1操作码
17.1.1 JTAG时序要求
图17-1：JTAG时序
表17-2：JTAG时序值
18.0 工作特性
18.1 绝对最大值
18.2 工作条件
18.3 封装的热规范
表18-1：64引脚QFN封装的热参数
表18-2：64引脚TQFP-EP封装的热参数
表18-3：最大功耗
18.4 电流消耗和功耗
18.4.1 禁止内部稳压器
表18-4：电流消耗和功耗（禁止稳压器）
18.4.2 使能内部稳压器
表18-5：电流消耗和功耗（使能稳压器）
18.5 直流规范
表18-6：不变的I/O直流电气特性
表18-7：可变的I/O直流电气特性
表18-8：100BASE-TX收发器特性
18.6 交流规范
18.6.1 等效测试负载
图18-1：输出等效测试负载
18.6.2 电源排序时序
图18-2：电源序列时序——内部稳压器
图18-3：电源序列时序——外部稳压器
表18-9：电源排序时序值
18.6.3 复位和配置脚时序
图18-4：RST#引脚配置脚锁存时序
表18-10：RST#引脚配置脚锁存时序值
18.6.4 上电和配置脚时序
图18-5：上电配置脚锁存时序
表18-11：上电配置脚锁存时序值
18.6.5 主机总线接口I/O时序
18.6.6 SPI/SQI从接口I/O时序
18.6.7 I2C EEPROM I/O时序
18.6.8 EtherCAT MII端口管理访问I/O时序
18.6.9 MII I/O时序
18.6.10 JTAG时序
18.7 时钟电路
表18-12：晶振规范
19.0 封装外形
19.1 64-QFN
图19-1：64-QFN封装
图19-2：64-QFN封装尺寸
19.2 64-TQFP-EP
图19-3：64-TQFP-EP封装
20.0 版本历史
表20-1：版本历史
产品标识体系
商标
全球销售及服务网点
LAN9252
集成以太网PHY 的2/3端口
EtherCAT®从控制器
重要特性
• 带3 个现场总线存储器管理单元（Fieldbus Memory
Management Unit，FMMU）和 4 个SyncManager
（同步管理器）的2/3 端口EtherCAT® 从控制器
• 通过8/16 位总线与大多数8/16 位嵌入式控制器和32 位
嵌入式控制器接口
• 支持HP Auto-MDIX的集成以太网PHY
• LAN唤醒（Wake on LAN，WoL）支持
• 低功耗模式允许系统进入休眠模式，直到被主器件
寻址
• 电缆诊断支持
• 1.8V至3.3V可变电压I/O
• 集成1.2V稳压器以实现3.3V 单电源操作
• 低引脚数和小尺寸封装
主要优势
• 集成高性能100Mbps以太网收发器
- 符合IEEE 802.3/802.3u（快速以太网）标准
- 通过外部光纤收发器实现100BASE-FX 支持
- 环回模式
- 自动极性检测和校正
- HP Auto-MDIX
• EtherCAT从控制器
- 支持3个FMMU
- 支持4个SyncManager
- 分布式时钟支持允许与其他EtherCAT 器件同步
- 4 KB DPRAM
• 8/16位主机总线接口
- 变址寄存器或复用总线
- 允许本地主机进入休眠模式，直到被EtherCAT主器件
目标应用
• 电机运动控制
• 过程/ 工厂自动化
• 通信模块和接口卡
• 传感器
• 液压阀和气动阀系统
• 操作员界面
寻址
- SPI/ 四SPI 支持
• 数字I/O 模式，优化系统成本
• 第3个端口可实现灵活的网络配置
• 全面的功耗管理功能
- 3种掉电级别
- 链路状态变化时唤醒（能量检测）
- 魔术包唤醒、LAN 唤醒（WoL ）、广播唤醒和理想DA
唤醒
- 唤醒指示事件信号
• 电源和I/O
- 集成上电复位电路
- 闩锁性能超过150 mA，符合EIA/JESD78 II 类
- JEDEC 3A 类ESD 性能
- 3.3V 单电源（集成1.2V稳压器）
- 多功能GPIO
- 能够使用低成本25 MHz 晶振，从而降低BOM成本
• 附加功能
• 封装
- 符合 RoHS 标准的无铅 64 引脚 QFN 或 64 引脚 TQFP-EP
封装
• 提供商业级、工业级和扩展工业级*温度范围的器件
* 仅在具有外部稳压器（必须禁止内部稳压器）和2.5V（典型值）以太
网磁件的64-QFN 封装器件中支持扩展级温度（105ºC）。
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2015 Microchip Technology Inc.
LAN9252
1.0 前言 ................................................................................................................................................................................................. 4
2.0 概述 ................................................................................................................................................................................................. 8
3.0 引脚说明和配置 ............................................................................................................................................................................. 11
4.0 电源连接 ........................................................................................................................................................................................ 29
5.0 寄存器映射 .................................................................................................................................................................................... 32
6.0 时钟、复位和功耗管理 .................................................................................................................................................................. 37
7.0 配置脚 ........................................................................................................................................................................................... 51
8.0 系统中断 ........................................................................................................................................................................................ 53
9.0 主机总线接口 ................................................................................................................................................................................ 62
10.0 SPI/SQI从器件 .......................................................................................................................................................................... 102
11.0 以太网PHY ................................................................................................................................................................................ 120
12.0 EtherCAT .................................................................................................................................................................................. 196
13.0 EEPROM接口 ........................................................................................................................................................................... 295
14.0 芯片模式配置 ............................................................................................................................................................................ 296
15.0 通用定时器和自由运行时钟 ....................................................................................................................................................... 297
16.0 其他 ........................................................................................................................................................................................... 301
17.0 JTAG ......................................................................................................................................................................................... 305
18.0 工作特性 .................................................................................................................................................................................... 307
19.0 封装外形 .................................................................................................................................................................................... 322
20.0 版本历史 .................................................................................................................................................................................... 325
2015 Microchip Technology Inc.
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LAN9252
1.0 前言
1.1 一般术语
表1-1： 一般术语
术语
10BASE-T
100BASE-TX
ADC
ALR
AN
BLW
BM
BPDU
CSMA/CD
CSR
CTR
DA
EPC
FCS
FIFO
FSM
GPIO
IGMP
lsb
LSB
LVDS
MDI
MDIX
MII
MIIM
MIL
MLD
MLT-3
msb
MSB
N/A
NC
说明
10 Mbps 以太网，符合IEEE 802.3标准
100 Mbps 快速以太网，符合IEEE802.3u标准
模数转换器
地址逻辑解析
自动协商
基线漂移
缓冲区管理器——开关结构（switch fabric）的一部分
网桥协议数据单元——承载生成树协议信息的消息
载波监听多路访问/冲突检测
控制和状态寄存器
计数器
目标地址
EEPROM 控制器
帧校验序列——添加到以太网帧末尾的额外校验和字符，用于进行错误检测和校正。
先进先出缓冲区
有限状态机
通用I/O
Internet 组管理协议
最低有效位
最低有效字节
低压差分信号传输
介质相关接口
交叉模式介质相关接口
介质无关接口
介质无关接口管理
MAC 接口层
多播监听发现
多级传送编码（3级）。一种3级编码方法，逻辑电平变化表示编码位“1”，逻辑输出
保持同一电平表示编码位“0”。
最高有效位
最高有效字节
不适用
无连接
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LAN9252
表1-1： 一般术语（续）
术语
NRZI
OUI
PISO
PLL
PTP
RTC
SA
SFD
SIPO
SMI
SQE
SSD
UDP
UUID
保留
出站
电平触发的黏住位
入站
双字（DWORD）
主机
字
字节
不归零反相。该编码方法针对“1”信号反相，针对“0”信号保持不变
组织惟一标识符
说明
并行输入串行输出
锁相环
精确时间协议
实时时钟
源地址
帧起始分隔符——指示以太网帧前导码结束的8 位值
串行输入并行输出
串行管理接口
信号质量错误（也称为“心跳”）
流起始分隔符
用户数据报协议——在IP网络顶层运行的无连接协议
通用惟一标识符
指保留的位域或地址。除非另外说明，否则保留位必须始终为零以进行写操作。除非另
外说明，否则无法在读取保留位时保证这些值。除非另外说明，否则请勿读取或写入保
留的地址。
指从器件到主机的数据输出
这类状态位在其代表的条件置为有效时置1。该位保持置1 状态，直至其代表的条件不
再为真为止，该状态位通过写0来清零。
指从主机到器件的数据输入
32位
外部系统（包括处理器和应用软件等）
16位
8位
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LAN9252
1.2 缓冲器类型
表1-2： 缓冲器类型
缓冲器类型
说明
IS
VIS
VO8
VOD8
VO12
VOD12
VOS12
VO16
PU
PD
AI
AIO
ICLK
OCLK
施密特触发器输入
可变电压施密特触发器输入
具有8 mA灌电流和8 mA 拉电流的可变电压输出
具有8 mA灌电流的可变电压漏极开路输出
具有12 mA 灌电流和12 mA 拉电流的可变电压输出
具有12 mA 灌电流的可变电压漏极开路输出
具有12 mA 拉电流的可变电压源极开路输出
具有16 mA 灌电流和16 mA 拉电流的可变电压输出
50 µA（典型值）内部上拉。除非引脚说明中另外说明，否则始终使能内部上拉。
内部上拉电阻用于防止未连接输入悬空。请勿依靠内部电阻驱动器件外部的信号。连接到必
须拉高的负载时，必须添加外部电阻。
50 µA（典型值）内部下拉。除非引脚说明中另外说明，否则始终使能内部下拉。
内部下拉电阻用于防止未连接输入悬空。请勿依靠内部电阻驱动器件外部的信号。连接到必
须拉低的负载时，必须添加外部电阻。
模拟输入
模拟双向
晶振输入引脚
晶振输出引脚
ILVPECL
OLVPECL
P
低电压PECL 输入引脚
低电压PECL 输出引脚
电源引脚
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LAN9252
1.3 寄存器命名
表1-3： 寄存器命名
寄存器位类型符号
R
W
RO
WO
WC
WAC
RC
LL
LH
SC
SS
RO/LH
NASR
保留
寄存器位说明
读：可以读取具有该属性的寄存器或位。
写：可以写入具有该属性的寄存器或位。
只读：只读。写操作不起作用。
只写：如果寄存器或位是只写的，读操作将返回未指定的数据。
写1清零：通过写1将值清零。写0 不起任何作用。
写任意值清零：写任意值均可将值清零。
读取清零：读取后将内容清零。写操作不起作用。
锁存低电平：读取寄存器时清零。
锁存高电平：读取寄存器时清零。
自清零：置1后自清零内容。写0不起任何作用。可读取内容。
自置1：清零后自置1内容。写1 不起任何作用。可读取内容。
只读，锁存高电平：具有该属性的位将保持高电平，直至该位被读取。读取该位后，如
果仍存在高电平条件，则该位保持高电平；如果已清除高电平条件，则该位变为低电
平。如果未读取该位，则无论高电平条件是否发生变化，该位均保持高电平。部分以太
网PHY寄存器中使用该模式。
不受软件复位的影响。使能软件复位时，NASR位的状态不发生改变。
保留字段：保留字段必须写入0，以确保未来的兼容性。读取时无法保证保留位的值。
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LAN9252
2.0 概述
LAN9252是一款集成两个以太网PHY的2/3端口EtherCAT 从控制器，每个以太网PHY包含一个全双工100BASE-TX 收
发器且支持100 Mbps（100BASE-TX）工作速率。LAN9252支持HP Auto-MDIX，允许采用直接连接或交叉LAN电缆。
通过外部光纤收发器支持100BASE-FX。
LAN9252包括一个EtherCAT 从控制器，此EtherCAT 从控制器具有4 KB双端口存储器（DPRAM）和3个现场总线存储
器管理单元（FMMU）。每个 FMMU 均执行将逻辑地址映射到物理地址的任务。EtherCAT 从控制器还包括 4 个
SyncManager，允许在 EtherCAT 主器件和本地应用之间进行数据交换。每个 SyncManager 的方向和工作模式由
EtherCAT 主器件配置。提供两种工作模式：缓冲模式和邮箱模式。在缓冲模式下，本地单片机和EtherCAT 主器件可同
时写入器件。LAN9252 中的缓冲区始终包含最新数据。如果新数据在旧数据可读出前到达，则旧数据将丢失。在邮箱
模式下，本地单片机和EtherCAT 主器件通过握手来访问缓冲区，从而确保不会丢失任何数据。
提供两个用户可选的主机总线接口选项：
• 变址寄存器访问
本实现提供3个变址/数据寄存器存储区，每个存储区单独进行字节/字-双字转换。内部寄存器的访问方式是：先写
入3 个变址寄存器之一，接着读取或写入相应的数据寄存器。3 个变址/ 数据寄存器存储区支持最多3 个独立的驱动
器线程，而不会出现访问冲突。每个线程可写入其分配的变址寄存器，而不会出现被其他线程改写的问题。同一
32 位变址/ 数据寄存器中需要2 个16 位周期或4 个8 位周期，但这些访问可以交错进行。支持对过程数据FIFO 进行
直接（非变址）读写访问。直接FIFO访问提供单独的字节/ 字-双字转换，支持对变址/ 数据寄存器进行交错访问。
• 复用地址/数据总线
本实现提供复用的地址和数据总线，同时支持单地址阶段和双地址阶段。通过地址选通装载地址，然后通过读/ 写
选通进行数据访问。同一32位双字中需要2 个连续的16 位数据周期或4个连续的8位数据周期。这些访问必须按顺
序进行，而不能交错访问其他寄存器。支持对过程数据FIFO 进行突发读写访问，具体方法是：先执行一个地址周
期，接着执行多个读写数据周期。
HBI支持8/16位大尾数法（高字节优先）、小尾数法（低字节优先）和混合尾数法操作。两个过程数据RAM FIFO将HBI
与EtherCAT从控制器接口，方便主机CPU与EtherCAT 从器件之间的过程数据信息传输。凭借可配置的主机中断引脚，
器件可将任何内部中断通知给主机CPU。
SPI/ 四SPI 从控制器提供低引脚数的同步从接口，方便器件与主机系统之间的通信。凭借SPI/ 四SPI 从器件，可以访问
系统CSR、内部FIFO 和存储器。该器件支持一条和多条采用递增、递减和静态寻址的寄存器读写命令。支持单、双和
四位通道，时钟速率最高达80 MHz。
LAN9252 支持多种功耗管理和唤醒功能。LAN9252 可置于低功耗模式，并且可编程为通过“魔术包”、“LAN 唤
醒”、广播唤醒、理想DA 唤醒和“链路状态变化”等多种方法发出外部唤醒信号（IRQ）。该信号非常适合通过远程
以太网唤醒事件来触发系统上电。该器件可通过主机处理器命令或其中一种唤醒事件退出低功耗状态。
对于没有单片机的简单数字模块，LAN9252还可在数字I/O模式下工作。在此模式下，可通过EtherCAT主器件控制或监
视16 个数字信号。
为实现星型或树形网络拓扑，可将器件配置为3端口从器件，从而提供额外的MII端口。该端口可连接到外部PHY，成为
当前菊花链的一个抽头；或者也可连接到另一个LAN9252，构成4 端口解决方案。MII 端口可以指向上行方向（作为端
口0）或下行方向（作为端口2）。
对于LED支持，每个端口包含一个标准运行指示器和一个链路/活动指示器。该器件包含64位分布式时钟,用于实现高精
度同步以及提供本地数据采集时序的准确信息。
LAN9252可配置为由采用集成的3.3V转1.2V线性稳压器的3.3V单电源供电。可选择禁止线性稳压器，以便使用高精度
的外部稳压器，从而降低系统功耗。
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