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2017年广西桂林电子科技大学通信电子电路及EDA技术A考研真题A卷.doc
三、 选择题（每题1分，共10分）
四、填空题（每题1分，共10分）
五、阅读以下程序并回答问题（每空1分共10分）
六、根据要求完成程序设计（20分）
2017 年广西桂林电子科技大学通信电子电路及 EDA 技术 A
考研真题 A 卷
一、选择题（每题 2 分，共 20 分）
1. 在并联谐振回路两端再并联一个纯阻性负载，回路的 Q 值会（
）。
A、增加
B、减小
C、不变
D、不确定
2. 多级单调谐高频放大器的矩形系数不可能是（
）。
A、4.7
B、3.4
C、3.2
D、2.2
3. 设计良好的以下功放电路，最大功率效率最高的是（
）。
A、A 类
B、AB 类
C、B 类
D、C 类
4. 高频功放状态中，适合做发射机末级的状态是（
）状态。基极调幅时，高频
谐振
功率放大器工作在（
）状态。
A、临界、欠压
B、临界、过压
C、欠压、欠压
D、 过压、过压
5. 判断高频振荡器是否满足振荡条件，首先要检查的是（
）
A、振幅起振条件
B、相位起振条件
C、振幅平衡条件
D、相位稳定
条件
6. 下列振荡器中，频率稳定度最高的是 （
）。
A、西勒振荡器
B、克拉泼振荡器
C、晶体振荡
器
D、电感反馈振荡器
7. 在 FM 无线广播系统发射端的调制过程中，播音员的声音通过麦克风转换成的语音
信号是（
），最后通过天线发射出去的是（
）。
A、载波，调制信号
C、已调信号，载波
B、调制信号，已调信号
D、调制信号，载波
8. 下列说法错误．．的是（
）
A、包络检波器能解调所有的 AM 信号；
B、叠加型同步检波器能解调 AM、DSB、SSB 信号；
C、乘积型同步检波器能解调 AM、DSB、SSB 信号；
D、检波器属于频谱的线性搬移过程。
9. 单一频率调制信号的幅度是 U、频率为 F 时，调相波的最大频偏为 mf ，当调制信
号的频率变为 2F 、幅度变为 2U 时，调相波的最大频偏变成原来的（
）倍。
A、0.5
B、1
C、2
D、4
10. 具有自限幅能力的鉴频器是（
）。
A、振幅鉴频器 B、相位鉴频器移
C、比例鉴频器
D、相乘积鉴频器
二、计算题（每题 10 分，共 30 分）
1. 小信号 LC 谐振放大器如下图所示，其谐振频率为 10MHz，理想变压器 T 的初次级匝
LR ，晶体管的 Y 参数为：
5pF
，
数相等，谐振元件 L、C 的损耗皆不计，负载电阻
ieg
oeg
oeC
,
C C C 为旁路电容或耦合电容。
1
2mS
,
0.5mS
15mS,
ieC
1k
，
10pF
，
，
，
0
y
re
y
fe
2
3
（1）画出此放大器的高频交流等效电路；
（2）画出此放大器的微变等效电路；
（3）计算 LC 谐振回路的总电导；
（4）计算此放大器电压增益 uA 。
2. 如图所示中放、检波电路，输入信号回路为 LC 并联谐振电路，谐振频率 0
0.01μF
20kΩ
LR
，检波器负载
10 )]cos(2
[3 cos(2
t
si
LC
，
10 ) mA
t
3
6
，求：
1MHz
f
。若检波二
，
R
10kΩ
回路自身谐振电阻 0
极管 D 为理想二极管，电流源
（1）求包络检波电路的输入电阻 idR ；
（2）求检波效率由 dK ；
（3）包络检波器输入电压 iu 的表达式；
（4）负载电阻 LR 两端电压 ou 的表达式。
3.调角信号
( ) 10cos(2
u t
10
6
t
10cos2000 )
t
。试计算：
（1）瞬时相位 ( )t ； （2）最大相移 m ；
（3）瞬时频率 ( )
t ；
f
（4）最大频偏 mf ； （5）信号带宽 B；
（6）此信号在单位电阻上的功率 P。
三、 选择题（每题 1 分，共 10 分）
1．下面属于 Verilog HDL 线网型变量的是（
）
A、 reg
B、 integer
C、 time
D、wire
2．下列不属于常用贴片电阻封装的是（ ）
A、 0402
B、 0805
C、 1206
D、 0903
3．Verilog HDL 中的赋值语句有阻塞和非阻塞赋值语句，always 块组合逻辑电路设计中一
般采用（
）
A、 阻塞赋值
B、非阻塞赋值 C、两种语句混合 D、两种语句都不用
4．Verilog HDL 的单行注释符号是(
)
A、%
B、/
C、/*
D、//
5．常用的“DIP8”封装，第一脚与第二脚之间的间距为(
)
A、2mm
B、1.5mm
C、100mil
D、150mil
6．如右图中“桂林电子科技大学”字样属于电路板（）层
A、toplayer
B、topoverlay
C、topsolder
D、toplayer
7．右图中正央芯片的封装为（）
A、PLCC100
B、TQFP100
C、DIP100
D、SOL100
8．下图中正中央芯片的型号为“EP1C3T100C8N”其中“C8”的含义为
A、芯片中有 8 个 LAB 单元 B、芯片中有 8 个 IO 配置模块 C、芯片的门延迟为 8nS
D、芯片数据总线宽度为 8 位
9．在进行 PCB 设计时，下面那个层定义了印制板的外围大小：
A、keepoutlayer
B、multilayer
C、topoverlay
D、bottomlayer
10．当下载程序到 FPGA 中，是将数据写入到 FPGA 的（）
B、EPROM
C、E2ROM
D、FLASH
A、SRAM
四、填空题（每题 1 分，共 10 分）
1．多条块赋值语句一般以关键词 begin 开始，以关键词
2．状态机按信号输出方式分，有米利型和
3．阻塞赋值语句的操作符是
4．对于“a=b?d:c”，若 b=1’b0,d=1’b1,c=1’b0，则 a=
型两种。
，非阻塞赋值语句的操作符是
结束。
。
。
5．Verilog HDL 中对于边沿的描述，用关键词 posedge 描述上升沿，以关键词
描述下降沿。
个。
6．函数内部可以调用函数，函数的返回值有
7．Verilog 语言以关键词
定义常数。
8．Verilog 中 1 位逻辑变量的可能取值有 0、1、
9．Verilog 中与非门的门级原语
开始。
10．Verilog 的连续赋值语句以关键词
五、阅读以下程序并回答问题（每空 1 分共 10 分）
1．阅读程序填空（4 分）
module negation();
。
和 X。
reg [3: 0] rega, regb;
reg [3: 0] bit1,bit2;
reg log1,log2;
initial begin
rega = 4'b1011;
regb = 4'b0000;
end
initial fork
#10 bit1 = ~rega;
#20 bit2 = ~regb;
#30 log1 = !rega;
#40 log2 = !regb;
#50 $finish;
join
endmodule
程序运行后 bit1=
2．阅读程序填空(4 分)
module MULT4B(R,A,B);
，bit2=
，log1=
，log2=
。
R;
output[7:0] R;
input[4:1] A,B;
reg [7:0]
integer i;
always@(A or B)
begin
R=0;
for (i=1;i<=4;i++)
if(B[i])
R=R+(A<<(i-1));
end endmodule
若 A= 4'b1011，B= 4'b1010，程序运行
，第 2 次循环后 R=
。
，第 3 次循环后 R=
，
第 1 次循环后 R=
第 4 次循环后 R=
3．阅读程序填空(2 分)
always @ ( posedge clock)
begin
reg1<= in1;
reg3<= reg1;
end
已知 in1=1’b1，reg1=1’b0，reg3=1’b1，则经过 1 个时钟上升沿后：
reg1=
,reg3=
。
六、根据要求完成程序设计（20 分）
1．已知一 4 选 1 数字选择器门级电路图如下，根据要求完成程序设计。(10 分)
module mux4_to_1(y,d0, d1, d2, d3, s0, s1);
①
②
;//声明 y 为输出端口
;//声明 d0,d1,d2,d3 为输入端口
input
s0, s1;
wire y0,y1,y2,y3;
assign y0=(~s1&~s0&d0);
assign y1=
assign y2=
assign y3=(
③
④
⑤
;
;
) ;
assign y=y0|y1|y2|y3 ;
endmodule
2. 仔细阅读下列四进制加法计数器程序，完成填空。(10 分)
module
fsm (Clock, Reset, A, F, G);
input Clock, Reset, A;
output F,G;
①
②
;//声明 F G 为寄存器变量
;//声明寄存器变量 state
parameter
Idle
= 2’b00, Start = 2’b01
Stop = 2’b10,
Clear = 2’b11;
always @(
③
)//在 Clock 上升沿
if ( ④
)//Reset 为低电平
begin
state <= Idle;
F<=0; G<=0;
end
else
case( ⑤ )
idle:
begin
if (A)
state <= Start;
G<=0;
end
⑥ :
if (!A)
state <= Stop;
Stop:
begin
if (A)
state <= Clear;
F <= 1;
end
Clear:
begin
if (!A)
state <=Idle;
F<=0;
G<=1;
end
⑦
⑧
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