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计算机组成原理_研究型教学_多体交叉.pdf

发布时间：2022-06-08 发布人：admin 分类：说明书 资料大小：0.50M 资料格式：pdf 举报 版权申诉
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    多体交叉存储器设计
    多体交叉存储器的设计
    摘 要
    Design of Multibody Cross Memory
    ABSTRACT
    研究内容及要求：
    相关知识点：
    一、实验目的：
    二、设计内容：
    三、设计要求：
    四、设计方案：
    1、设计分析：
    2、设计实现：
    (1)地址分配：
    (2) 地址线和片选信号的分配和连接
    (3)CPU与存储芯片的连接：
    五、设计总结：
    参考文献：
    “计算机组成原理研究型教学”作业 多体交叉存储器设计 (计算机组成原理研究型教学) 学 号： 17281033 姓 名： 贡乐天 专 业： 计算机科学与技术 学 院： 计算机与信息技术学院 提交日期： 2019 年 05 月 13 日
    “计算机组成原理研究型教学”作业 多体交叉存储器的设计 摘 要 多体并行交叉存储器是由多个独立的、容量相同的存储模块构成的多体模块 存储器。它解决的主要问题是提高主存储器的数据传输率。 ·每个存储模块都有相同的容量和存储速度，各模块都有各自独立地址寄存 器(MAR)、数据寄存器(MDR)、地址译码、驱动电路和读/写电路。 ·每个模块各自以等同的方式与 CPU 传递信息，既能并行工作，又能交叉工 作。 叉。 ·交叉访问的存储器通常有两种工作方式：地址码高位交叉，地址码低位交 主存储器的并行读写技术: 是指在主存储器的一个工作周期(或较长)可以 读出多个主存字所采用的技术。 方案 1：一体多字结构，即增加每个主存单元 所包括的数据位，使其同时存储几个主存字，则每一次读操作就同时读出了几个 主存字。 方案 2：多体交叉编址技术，把主存储器分成几个能独立读写的、字 长为一个主存字的主体，分别对每一个存储体进行读写;还可以使几个存储体协 同运行，从而提供出比单个存储体更高的读写速度。 多体交叉存储器：在存储 系统中采用多个 DRAM，并利用它们潜在的并行性，可以把存储芯片组织为多个 体，并让他们并行工作。从而能一次读或写多个字，存储器内的各个体是按字交 叉的。 关键字：高位交叉，地位交叉，并行，交叉 I
    “计算机组成原理研究型教学”作业 Design of Multibody Cross Memory ABSTRACT A multi-body parallel interleaving memory is a multi-body module memory composed of a plurality of independent storage modules of the same capacity. The main problem it solves is to increase the data transfer rate of the main memory. ·Each memory module has the same capacity and storage speed. Each module has its own independent address register (MAR), data register (MDR), address decode, drive circuit, and read/write circuit. • Each module communicates information with the CPU in an equivalent manner, working in parallel and interworking. •Interleaved memory usually works in two ways: the address code is high and the address code is low. Parallel read and write technology of main memory: It refers to the technology used to read multiple main memory words in one working cycle (or longer) of main memory. Solution 1: An integrated multi-word structure, that is, increasing the data bits included in each main memory unit to store several main memory words at the same time, and reading several main memory words at the same time for each read operation. Scheme 2: Multi-body cross-addressing technology divides the main memory into several main bodies that can be read and written independently and whose word length is a main memory word, which reads and writes each memory bank separately; Run to provide higher read and write speeds than a single bank. Multi-body cross-memory: Multiple DRAMs are used in the storage system, and with their potential parallelism, the memory chips can be organized into multiple bodies and allowed to work in parallel. Thus, multiple words can be read or written at a time, and the individual bodies in the memory are intersected by words. KEY WORDS: high Cross, status cross,parallel, cross, II
    “计算机组成原理研究型教学”作业 目录 中 文 摘 要..................................................................................................................I 英 文 摘 要................................................................................................................ II 研究内容及要求：........................................................................................................ 1 相关知识点：................................................................................................................ 1 一、实验目的：............................................................................................................ 1 二、设计内容：............................................................................................................ 1 三、设计要求：............................................................................................................ 1 四、设计方案：............................................................................................................ 2 设计分析：...................................................................................................... 2 设计实现：...................................................................................................... 2 1.地址分配：........................................................................................... 2 2. 地址线和片选信号的分配和连接..................................................... 4 3.CPU 与存储芯片的连接下：................................................................ 4 五、 设计总结：.......................................................................................................... 4 参考文献：.................................................................................................................... 6 III
    “计算机组成原理研究型教学”作业 研究内容及要求： 设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六进制数表示）。 相关知识点： 交叉存储器结构和存储器并行工作原理。 译码电路设计 地址、数据和控制电路设计。 一、实验目的： 加深对存储器并行工作的理解 熟悉译码电路的设计 加深对地址、数据、控制电路三者关系的理解 培养独立思考与研究创新能力，提高分析问题与解决问题的能力 二、设计内容： 设计一个容量 为 64KB 的采用低位交叉编址的 8 体并行结构存储器。画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六进制数表示）。 三、设计要求： 参考教材中关于交叉存储器的原理，给出系统设计方案。包括译码芯片的选 择、各个芯片的工作时序设计。 1
    “计算机组成原理研究型教学”作业 四、设计方案： 作为访存控制信号,WR 设 CPU 共有 16 根地址线，8 根数据线，并用MREQ 为写命令，RD 为读命令。 所需存储芯片和 74138 译码器如下： 1、设计分析： 要设计一个容量为 64KB、采用低位交叉编址的 8 体并行结构存储器，则每个 存储体容量应为 64KB/8 = 8KB，所以，应选择 8KB（213B）的 RAM 芯片，需要芯 片 8 块、地址线 13 根（A12-A0）、数据线 8 根（D7-D0），其中在片选信号的产生 时需要用到 74LS138 译码器。 2、设计实现： (1)地址分配： 第一片 RAM：0000、0008、0010、…、FFF8H A 1 5 A 1 4 A 1 3 A 1 2 A 1 1 A 1 0 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 0 … 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 第二片 RAM：0001、0009、0011、…、FFF9H A 1 5 A 1 4 A 1 3 A 1 2 A 1 1 A 1 0 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 0 … 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 2
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