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计算机组成原理答案（唐朔飞）.doc

发布时间：2022-06-05 发布人：admin 分类：说明书 资料大小：0.29M 资料格式：doc 举报 版权申诉
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    第一章 1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？ 解：P3 计算机系统——计算机硬件、软件和数据通信设备的物理或逻辑的综合体。 计算机硬件——计算机的物理实体。 计算机软件——计算机运行所需的程序及相关资料。 硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。 5.冯•诺依曼计算机的特点是什么？ 解：冯氏计算机的特点是：P9 •由运算器、控制器、存储器、输入设备、输出设备五大部件组成； •指令和数据以同一形式（二进制形式）存于存储器中； •指令由操作码、地址码两大部分组成； •指令在存储器中顺序存放，通常自动顺序取出执行； •以运算器为中心（原始冯氏机）。 7.解释下列概念： 主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字 长、存储容量、机器字长、指令字长。 解：P10 主机——是计算机硬件的主体部分，由 CPU+MM（主存或内存）组成； CPU——中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成； （早期的运、控不在同一芯片上） 主存——计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存 储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。 存储单元——可存放一个机器字并具有特定存储地址的存储单位； 存储元件——存储一位二进制信息的物理元件，是存储器中最小的存储单位，又 叫存储基元或存储元，不能单独存取； 存储字——一个存储单元所存二进制代码的逻辑单位； 存储字长——一个存储单元所存二进制代码的位数； 存储容量——存储器中可存二进制代码的总量；（通常主、辅存容量分开描述） 机器字长——CPU 能同时处理的数据位数； 指令字长——一条指令的二进制代码位数； 讲评：一种不确切的答法： CPU 与 MM 合称主机； 运算器与控制器合称 CPU。 这两个概念应从结构角度解释较确切。 8.解释下列英文缩写的中文含义： CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS 解：全面的回答应分英文全称、中文名、中文解释三部分。
    CPU——CentralProcessingUnit，中央处理机（器），见 7 题； PC——ProgramCounter，程序计数器，存放当前欲执行指令的地址，并可自动计 数形成下一条指令地址的计数器； IR——InstructionRegister， 指令寄存器，存放当前正在执行的指令的寄存器； CU——ControlUnit，控制单元（部件），控制器中产生微操作命令序列的部件， 为控制器的核心部件； ALU——ArithmeticLogicUnit，算术逻辑运算单元，运算器中完成算术逻辑运算 的逻辑部件； ACC——Accumulator，累加器，运算器中运算前存放操作数、运算后存放运算结 果的寄存器； MQ——Multiplier-QuotientRegister，乘商寄存器，乘法运算时存放乘数、除 法时存放商的寄存器。 X——此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存 器，即运算器中工作寄存器之一，用来存放操作数； MAR——MemoryAddressRegister，存储器地址寄存器，内存中用来存放欲访问存 储单元地址的寄存器； MDR——MemoryDataRegister，存储器数据缓冲寄存器，主存中用来存放从某单 元读出、或写入某存储单元数据的寄存器； I/O——Input/Outputequipment，输入/输出设备，为输入设备和输出设备的总 称，用于计算机内部和外界信息的转换与传送； MIPS——MillionInstructionPerSecond，每秒执行百万条指令数，为计算机运 算速度指标的一种计量单位； 10.指令和数据都存于存储器中,计算机如何区分它们？ 解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取 指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。 另外也可通过地址来源区分，从 PC 指出的存储单元取出的是指令，由指令地址 码部分提供操作数地址。 问题讨论： ×由控制器分析是指令还是数据； 数据进控制器？ ×指令由指令寄存器存取； 指令寄存器有控制功能？ ×指令和数据的格式不一样；指令由操作码和地址码组成） 两者的二进制代码形式不一样？ ×指令顺序存放，而数据不是； 数据为什么不能顺序存放？ ×MAR 放地址，MDR 放数据； 取指时 MDR 中也是数据？ ×存取数据和存取指令的操作在机器中完全一样； 无法区分？ ×指令和数据的地址不一样； 某一存储单元只能放数据（或指令）?
    ×指令放在 ROM 中，数据放在 RAM 中； 用户程序放在哪？ 第三章 1.什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什 么特点？ 解：总线是多个部件共享的传输部件。 总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用。 为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。 讲评： 围绕“为减轻总线负载”的几种说法： ×应对设备按速率进行分类，各类设备挂在与自身速率相匹配的总线上； ×应采用多总线结构； ×总线上只连接计算机的五大部件； ×总线上的部件应为低功耗部件。 上述措施都无法从根上（工程上）解决问题，且增加了许多不必要（或不可能） 的限制。 ×总线上的部件应具备机械特性、电器特性、功能特性、时间特性； 这是不言而喻的。 4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？ 哪种方式响应时间最快？哪种方式对电路故障最敏感？ 解：总线判优控制解决多个部件同时申请总线时的使用权分配问题； 常见的集中式总线控制有三种： 链式查询、计数器查询、独立请求； 特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式 优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优 速度最快，但硬件器件用量大，连线多，成本较高。 5.解释下列概念：总线的主设备（或主模块）、总线的从设备（或从模块）、总线 的传输周期和总线的通信控制。 解： 总线的主设备（主模块）——指一次总线传输期间，拥有总线控制权的设备（模 块）； 总线的从设备（从模块）——指一次总线传输期间，配合主设备完成传输的设备 （模块），它只能被动接受主设备发来的命令； 总线的传输周期——总线完成一次完整而可靠的传输所需时间； 总线的通信控制——指总线传送过程中双方的时间配合方式。
    6.试比较同步通信和异步通信。 解： 同步通信——由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部 件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合； 异步通信——不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方 式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总 线工作效率。 8.为什么说半同步通信同时保留了同步通信和异步通信的特点？ 解： 半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输 时间不一致，因此工作效率介于两者之间。 10.为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫 plugandplay？哪些总线有这一特点？ 解： 总线标准的设置主要解决不同厂家各类模块化产品的兼容问题； 目前流行的总线标准有：ISA、EISA、PCI 等； plugandplay——即插即用，EISA、PCI 等具有此功能。 11.画一个具有双向传输功能的总线逻辑图。 解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、双向、使能 等控制功能的实现，可参考 74LS245 等总线收发器芯片内部电路。逻辑图如下： （n 位） 几种错误的设计： 几种错误的设计： 12.设数据总线上接有 A、B、C、D 四个寄存器，要求选用合适的 74 系列芯片， 完成下列逻辑设计： （1）设计一个电路，在同一时间实现 D→A、D→B 和 D→C 寄存器间的传送； （2）设计一个电路，实现下列操作： T0 时刻完成 D→总线； T1 时刻完成总线→A； T2 时刻完成 A→总线； T3 时刻完成总线→B。 解： （1）采用三态输出的 D 型寄存器 74LS374 做 A、B、C、D 四个寄存器，其输出可 直接挂总线。A、B、C 三个寄存器的输入采用同一脉冲打入。注意-OE 为电平控 制，与打入脉冲间的时间配合关系为： 现以 8 位总线为例，设计此电路，如下图示： （2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设 锁存器缓冲，锁存器采用 74LS373（电平使能输入）。节拍、脉冲配合关系如下：
    节拍、脉冲分配逻辑如下： 节拍、脉冲时序图如下： 第四章 3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何 管理这些层次？ 答：存储器的层次结构主要体现在 Cache—主存和主存—辅存这两个存储层次 上。 Cache—主存层次在存储系统中主要对 CPU 访存起加速作用，即从整体运行的效 果分析，CPU 访存速度加快，接近于 Cache 的速度，而寻址空间和位价却接近于 主存。 主存—辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用 的存储器其容量和位价接近于辅存，而速度接近于主存。 综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、 位价低的优化效果。 主存与 CACHE 之间的信息调度功能全部由硬件自动完成。而主存—辅存层次的调 度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技 术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多 的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合 完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转 换操作对于程序员来说都是透明的。 4.说明存取周期和存取时间的区别。 解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而 存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即： 存取周期=存取时间+恢复时间 5.什么是存储器的带宽？若存储器的数据总线宽度为 32 位，存取周期为 200ns， 则存储器的带宽是多少？ 解：存储器的带宽指单位时间内从存储器进出信息的最大数量。 存储器带宽=1/200ns×32 位 =160M 位/秒=20MB/S=5M 字/秒 注意字长（32 位）不是 16 位。 （注：本题的兆单位来自时间=106） 6.某机字长为 32 位，其存储容量是 64KB，按字编址它的寻址范围是多少？若主 存以字节编址，试画出主存字地址和字节地址的分配情况。 解：存储容量是 64KB 时，按字节编址的寻址范围就是 64KB，则： 按字寻址范围=64K×8/32=16K 字 按字节编址时的主存地址分配图如下： 讨论： 1、一个存储器不可能有两套地址，注意字长 32 位，不是 16 位，不能按 2 字节
    编址； 2、本题与 IBM370、PDP-11 机无关； 3、按字寻址时，地址仍为 16 位； （：地址 14 位，单元 16K 个，按字编址 4K 空间。） 4、字寻址的单位为字，不是 B。 5、按字编址的地址范围为 0~16K-1，空间为 16K 字；按字节编址的地址范围为 0~64K-1，空间为 64KB。不能混淆； 6、画存储空间分配图时要画出上限。 7.一个容量为 16K×32 位的存储器，其地址线和数据线的总和是多少？当选用下 列不同规格的存储芯片时，各需要多少片？ 1K×4 位，2K×8 位，4K×4 位，16K×1 位，4K×8 位，8K×8 位 解： 地址线和数据线的总和=14+32=46 根； 各需要的片数为： 1K×4：16K×32/1K×4=16×8=128 片 2K×8：16K×32/2K×8=8×4=32 片 4K×4：16K×32/4K×4=4×8=32 片 16K×1：16K×32/16K×1=32 片 4K×8：16K×32/4K×8=4×4=16 片 8K×8：16K×32/8K×8=2×4=8 片 讨论： 地址线根数与容量为 2 的幂的关系，在此为 214，14 根； ：32=25，5 根）数据线根数与字长位数相等，在此为 32 根。（不是 2 的幂的关 系。 9.什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新——对 DRAM 定期进行的全部重写过程； 刷新原因——因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充，因此安 排了定期刷新操作； 常用的刷新方法有三种——集中式、分散式、异步式。 集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新； 分散式：在每个读/写周期之后插入一个刷新周期，无 CPU 访存死时间； 异步式：是集中式和分散式的折衷。 讨论： 1、刷新与再生的比较： 共同点： •动作机制一样。都是利用 DRAM 存储元破坏性读操作时的重写过程实现； •操作性质一样。都是属于重写操作。 区别： •解决的问题不一样。再生主要解决 DRAM 存储元破坏性读出时的信息重写问题； 刷新主要解决长时间不访存时的信息衰减问题。 •操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最
    大间隔时间为周期定时重复进行。 •动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所 有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。 •芯片内部 I/O 操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新 时由于 CAS 信号无效，芯片数据引脚上无读出数据输出（唯 RAS 有效刷新，内部 读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。 2、CPU 访存周期与存取周期的区别： CPU 访存周期是从 CPU 一边看到的存储器工作周期，他不一定是真正的存储器工 作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。 3、分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一 个刷新周期，但此时读写周期和刷新周期合起来构成 CPU 访存周期。 4、刷新定时方式有 3 种而不是 2 种，一定不要忘了最重要、性能最好的异步刷 新方式。 10.半导体存储器芯片的译码驱动方式有几种？ 解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材； 重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种 方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量， 是最常用的译码驱动方式。 11.画出用 1024×4 位的存储芯片组成一个容量为 64K×8 位的存储器逻辑框图。 要求将 64K 分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。 解：设采用 SRAM 芯片， 总片数=64K×8 位/1024×4 位 =64×2=128 片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应 分三级画。首先应确定各级的容量： 页面容量=总容量/页面数 =64K×8 位/4 =16K×8 位； 组容量=页面容量/组数 =16K×8 位/16=1K×8 位； 组内片数=组容量/片容量 =1K×8 位/1K×4 位=2 片； 地址分配： 页面逻辑框图：（字扩展） 存储器逻辑框图：（字扩展） 讨论： 页选地址取 A11、A10，页内片选取 A15~A12； （页内组地址不连贯？） 不分级画；问题： 1、不合题意； 2、芯片太多难画；
    3、无页译码，6：64 译码选组。 页选直接联到芯片；问题： 1、SRAM 一般只一个片选端； 2、译码输出负载能力需考虑。 附加门电路组合 2 级译码信号； （应利用译码器使能端输入高一级的译码选通信号） 不设组选，页选同时选 8 组（16 组），并行存取？ 组译码无页选输入； 2 片芯片合为一体画； 文字叙述代替画图； 地址线、数据线不标信号名及信号序号。 12.设有一个 64K×8 位的 RAM 芯片，试问该芯片共有多少个基本单元电路（简称 存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选 择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并 说明有几种解答。 解： 存储基元总数=64K×8 位 =512K 位=219 位； 思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地 址位数和字数成 2 的幂的关系，可较好地压缩线数。 设地址线根数为 a，数据线根数为 b，则片容量为：2a×b=219；b=219-a； 若 a=19，b=1，总和=19+1=20； a=18，b=2，总和=18+2=20； a=17，b=4，总和=17+4=21； a=16，b=8，总和=16+8=24； ………… 由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按 2 的幂变化。 结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种： 地址线=19 根，数据线=1 根；或地址线=18 根，数据线=2 根。 采用字、位扩展技术设计； 13.某 8 位微型机地址码为 18 位，若使用 4K×4 位的 RAM 芯片组成模块板结构的 存储器，试问： （1）该机所允许的最大主存空间是多少？ （2）若每个模块板为 32K×8 位，共需几个模块板？ （3）每个模块板内共有几片 RAM 芯片？ （4）共有多少片 RAM？ （5）CPU 如何选择各模块板？ 解： （1）218=256K，则该机所允许的最大主存空间是 256K×8 位（或 256KB）； （2）模块板总数=256K×8/32K×8 =8 块；
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