标题：任意分频的 verilog 语言实现(占空比 50%) 2009-07-23 13:20:53 任意分频的 verilog 语言实现(占空比 50%) 1. 偶数倍（2N）分频 使用一模 N 计数器模块即可实现，即每当模 N 计数器上升沿从 0 开始计数至 N-1 时，输出时钟进行翻转，同时给 计数器一复位信号使之从 0 开始重新计数，以此循环即可。偶数倍分频原理示意图见图 1。 2. 奇数倍（2N+1）分频 （1）占空比为 X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。取 0 至 2N-1 之间 一数值 X(0，当计数器时钟上升沿从 0 开始计数到 X 值时输出时钟翻转一次，在计数器继续计数达到 2N 时，输出 时钟再次翻转并对计数器置一复位信号，使之从 0 开始重新计数，即可实现。 （2）占空比为 50％的分频，设计思想如下：基于（1）中占空比为非 50％的输出时钟在输入时钟的上升沿触发翻 转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的 时钟与（1）中输出的时钟进行逻辑或，即可得到占空比为 50％的奇数倍分频时钟。当然其输出端再与偶数倍分频 器串接则可以实现偶数倍分频。奇数倍分频原理示意图见图 2。（这也是许多公司常出的面试题，^_^，是不是很 简单？） 3. N-0.5 倍分频 采用模 N 计数器可以实现。具体如下：计数器从 0 开始上升沿计数，计数达到 N-1 上升沿时，输出时钟需翻转， 由于分频值为 N-0.5，所以在时钟翻转后经历 0.5 个周期时，计数器输出时钟必须进行再次翻转，即当 CLK 为下降 沿时计数器的输入端应为上升沿脉冲，使计数器计数达到 N 而复位为 0 重新开始计数同时输出时钟翻转。这个过 程所要做的就是对 CLK 进行适当的变换，使之送给计数器的触发时钟每经历 N-0.5 个周期就翻转一次。N-0.5 倍： 取 N=3，分频原理示意图见图 3。 对于任意的 N＋A/B 倍分频（N、A、B∈Z，A≦B） 分别设计一个分频值为 N 和分频值 N＋1 的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数， 从而获得所需要的小数分频值。可以采取如下方法来计算个子出现的频率： 设 N 出现的频率为 a，则 N×a＋（N+1）×（B-a）＝N×B＋A 求解 a＝B-A; 所以 N＋1 出现的频率为 A.例如实现 7＋2/5 分频，取 a 为 3，即 7×3＋8×2 就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少 使用。 通常实现偶数的分频比较容易，以十分频为例: always @( posedge clk or posedge reset) if(reset) begin k<=0; clk_10<=0; end else if(k==4) begin k<=0; clk_10<=~clk_10; 

end else k<=k+1; 二分频最简单了，一句话就可以了： always @ (negedge clk) clk_2<=~clk_2; 若进行奇数分频，则稍微麻烦点，以 11 分频为例： always @( posedge clk) if(!reset) begin i<=0; clk11<=0; end else if(i==5) begin clk11<=~clk11; i<=i+1; end else if(i==10) begin i<=0; clk11<=~clk11; end else i<=i+1; 以上语句虽然可以实现，但是逻辑有点繁，弄不好就出错了，建议使用两个 always 语句来实现： always @( posedge clk) if(!reset) i<=0; else begin if(i==10) i<=0; i<=i+1; else end always @( posedge clk) if(!reset) clk11<=0; else if((i==5)|(i==10)) 

clk11<=~clk11; 两个 always，一个用来计数，一个用来置数。另外，这个样子好像也可以，在时钟的上升沿和下降沿都计数， 但是不被综合器综合，会提示敏感信号太复杂： always @( posedge clk or negedge clk) if(reset) begin k<=0; clk_11<=0; end else if(k==10) begin k<=0; clk_11<=~clk_11; end else k<=k+1; 1.2 奇数倍分频 奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触 发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到 1 时，输出时钟进行 翻转，计数到 2 时再次进行翻转。这样，就在计数值邻近的 1 和 2 进行了两次翻转。如此便实现了三分频，其占 空比为 1／3 或 2／3。 占空比 1／15 的 15 分频设计的主要代码如下： 如果要实现占空比为 50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进 行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。即可得到占空比为 50％的三分频 时钟这是奇数分频的第三种方法。这种方法可以实现任意的奇数分频。如将其归类为一般的方法：对于实现占空比 为 50％的 N 倍奇数分频，首先要进行上升沿触发以进行模 N 计数，计数选定到某一个值再进行输出时钟翻转，然 后过(N-1)／2 再次进行翻转，就可得到一个占空比非 50％的奇数 n 分频时钟。再同时进行下降沿触发的模 N 计数， 当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过(N-1)／2 时，输出时钟再 次翻转以生成占空比非 50％的奇数 n 分频时钟。将这两个占空比非 50％的 n 分频时钟相或运算，就可以得到占空 比为 50％的奇数 n 分频时钟。图 2 所示是占空比为 1：1 的 3 分频电路原理图。图 3 为其仿真波形。 

2 半整数分频器设计 进行 n+0.5 分频一般需要对输入时钟先进行操作。其基本设计思想是：首先进行模 n 的计数，在计数到 n-1 时，将 输出时钟赋为 1，而当回到计数 0 时，又赋为 0，这样，当计数值为 n-1 时，输出时钟才为 1，因此，只要保持计 数值 n-1 为半个输入时钟周期，即可实现 n+0.5 分频时钟。因此，保持 n-1 为半个时钟周期即是该设计的关键。从 中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为 n-1 时对计数触发时钟进行翻转，那么，时钟的下 降沿就变成了上升沿。即在计数值为 n-1 期间的时钟下降沿变成了上升沿，也就是说，计数值 n-1 只保持了半个时 钟周期。由于时钟翻转下降沿变成上升沿，因此，计数值变为 0。所以，每产生一个 n+0.5 分频时钟的周期，触 发时钟都要翻转一次。图 4 给出了通用的半整数分频器的电路原理图。 图 5 所示是一个分频系数为 2.5 的分频器电路，该电路是用 FPGA 来设计半整数分频器的。它由模 3 计数器、异 或门和 D 触发器组成。图 6 是其仿真波形图。 3 任意整数带小数分频 任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通 过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为 10.1 的分频器， 即可以将分频器设计成 9 次 10 分频和 1 次 11 分频，这样，总的分频值为： F=(9×10+1×11)／(9+1)=10.1 从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。当分频系数为 N-0.5(N 为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次 N 分频，一次 N-1 分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。但是，这也是可以 实现的。 总结： 由 3 分频可以推得任意奇数分频。对于任意奇数（2n-1）的 50％占空比分频，则计数器 cnt 的模值为(2n-1)， 

假设信号 1 为上升沿触发，在 cnt＝0 时跳变，则信号 2 为下降沿触发，在 cnt=n 时跳变。这样就保持信号 1 和信 号 2 间间隔（2n-1)/2 的周期，在（2n-1)×2 的周期内 clkout 为两个周期，实现了（2n-1）的 50％占空比分频。 比如要 7 分频，则计数器的模值为 7，信号 S2 在 cnt＝4 时跳变即可。 实现的 verilog 源码： module fdiv ( clk, reset_n, clkout ); input input output clk; reset_n; clkout; reg [1:0] reg reg count; div1; div2; always @(posedge clk) begin if ( reset_n ) count <= 2'b00; else case ( count ) 2'b00 : count <= 2'b01; 2'b01 : count <= 2'b10; 2'b10 : count <= 2'b00; default : count <= 2'b00; endcase end always @( posedge reset_n or posedge clk ) begin if ( reset_n ) div1 <= 1'b1; else if ( count == 2'b00 ) div1 <= ~ div1; end always @( posedge reset_n or negedge clk ) begin if ( reset_n ) div2 <= 1'b1; else if ( count == 2'b10 ) div2 <= ~ div2; end assign clkout = div1 ^ div2; endmodule