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多功能时钟设计（数字逻辑课程设计）.doc

发布时间：2022-06-09 发布人：admin 分类：说明书 资料大小：0.85M 资料格式：doc 举报 版权申诉
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    第一章 需求分析
    1.1课程设计任务及要求
    1.2设计思想及开发环境
    第二章概要设计
    第三章 详细设计
    第四章 调试和仿真
    4.1 仿真软件简介
    4.2 仿真结果
    第五章 总结与体会
    5.1 本文的主要工作
    5.2 存在问题
    5.3 心得体会
    目 录 第一章 需求分析…………………………………………………………………………1 1.1 课程设计任务及要求 ………………………………………………………………1 1.2 设计思想及开发环境 ………………………………………………………………1 第二章 概要设计 …………………………………………………………………………2 2.1 本设计的功能构成 …………………………………………………………………2 2.2 设计原理 ……………………………………………………………………………2 第三章 详细设计…………………………………………………………………………2 3.1 设计方案 ……………………………………………………………………………2 3.2 模块设计 ……………………………………………………………………………2 3.21 74161 的原理 ………………………………………………………………3 3.22 六十进制计数器 ……………………………………………………………4 3.23 二十四进制计数器 …………………………………………………………4 3.3 系统综合设计 ………………………………………………………………………5 第四章 调试和仿真 ………………………………………………………………………7 4.1 仿真软件简介 ………………………………………………………………………7 4.2 仿真结果 ……………………………………………………………………………7 4.21 六十进制计数器波形仿真 ……………………………………………………7 4.22 二十四进制波形仿真 …………………………………………………………8 4.23 管脚分配 ………………………………………………………………………9 4.24 延迟分析 ………………………………………………………………………9 第五章 总结与体会……………………………………………………………………… 10 5.1 本文的主要工作…………………………………………………………………… 10 5.2 存在问题 ……………………………………………………………………………10 5.3 心得体会…………………………………………………………………………… 10 致 谢…………………………………………………………………………………………11 参考文献…………………………………………………………………………………… 11
    第一章 需求分析 1.1 课程设计任务及要求 1．具有时、分、秒计时功能。可以设置计时开始的时间； 2．画出设计的流程图（各功能模块）、波形仿真图； 3．主要的数据结构、完成本课程设计所用方法及其原理的简要说明； 4．编写设计报告，写出全过程，附上有关资料和图纸，有心得体会； 1.2 设计思想及开发环境 1.21 设计思想 数字时钟是采用数字电路实现“时”、“分”、 “秒”数字显示的计时装置。 与机械时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的寿命，因此得 到了广泛的使用。数字钟从原理上讲是一种数字电路，其中包括了组合逻辑电路和时序 电路。 因此我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且 通过数字钟的制作进一步了解各种在制作中用到的总小规模集成电路的作用及使用方 法。且由于数字中包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组 合逻辑电路与时序电路的原理与方法。 1.2.2 开发坏境 本设计用到的软件是 MAX+plusⅡ设计软件，MAX+plusⅡ是 Altera 公司提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。MAX+plus Ⅱ界面友好，使用便捷，被誉为业界最易用易学的 EDA 软件。在 MAX+plusⅡ上可以完成 设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构 无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。 MAX+plusⅡ软件具有图形输入能力，用户可以方便的使用图形编辑器输入电路图， 图中的元器件可以调用元件库中元器件，除调用库中的元件以外，还可以调用该软件中 的符号功能形成的功能块、图形编辑器窗口。 MAX+plusⅡ开发系统的特点：1、开放的界面 2、与结构无关 3、完成集成化 4、 丰富的设计库 5、Opencore 特征 6、硬件描述语言（HDL） 7、模块化工具 0
    第二章 概要设计 2.1 本设计的功能构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路，由计数器，译码驱 动器，校时电路、显示器等构成。因此本设计将针对数字钟时、分、秒计数器的设计进 行详细说明。 2.2 设计原理 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路，由于计数的起始时 间不可能与标准的北京时间一致，故需要在电路上加一个校时电路，以调节计时开始时 间，同时标准的 1HZ 时间信号必须做到准确稳定。 第三章 详细设计 3.1 时分秒计数的实现设计方案 实现定时的方法很多，如 方案 A 采用 7490 和 7492 方案 B 采用可预置四位二进制异步清除计数器 74161 方案 C 采用可预置 BCD 异步清除十进制计数器 74160 3.2 模块设计 数字钟电路是一个典型的数字电路系统,其由时、分、秒计数器以及校时和显示电路 组成.下面介绍利用集成十进制递增计数器(74161)组成的数字钟电路. 3.21 74161 的原理 74161 是十六进制计数器，共有 16 个计数状态。实现模 15 计数要跳过（16－15） ＝1 个状态。 图 1 74161 芯片 1
    74161 的逻辑功能如下： 图 2 74161 引脚图 74161 芯片是模 16 同步加法计数器，其功能表如下：如图 3 所示：CLRN 是清零端 ENP 、 ENT 是 使 能 端 ， CLK 是 时 钟 脉 冲 ， LDN 是 置 数 端 ， CLRN=1 时 输 出 QDQCQBQA=0000，当 ENP.ENT=11 时 QDQCQBQA 显示计数结果。当 ENP 或 ENT 有一个 为零时，输出 QDQCQBQA 保持不变。当 CLRN=0 且 LD=1 时，输出 QDQCQBQA=DCBA。 输入 CLK CLRN LDN ENP ENT A B C D × ↑ × × ↑ 1 0 0 0 0 × × × × × × 1 0 0 0 × × A B C 0 × 1 × × × × 0 1 × × × × × × × D × × × 输出 QD QC QB QA 0 A 0 B 0 C 0 D 保持 保持 计数 图 3 74161 芯片原理图 3.22 六十进制计数器 利用两片 74161 组成的同步六十进制递增计数器如图 4 所示，其中 MR1[6..0]为总 线输入六十进制数，后经分线 MR[0]、MR[1] 、MR[2]、 MR[3]、MR[4] 、MR[5]、 MR[6]分别输入到两片 74161 的输入端 A、B、C、D。QA[5..0]为总线输出，当第一个 2
    74161 芯片的进位端连入第二个芯片的使能端，由于 60 的二进制表示为 00111100，因 此选择 Q[2]、Q[3]、Q[4]、Q[5]做反馈端，经与非门输出控制清零端（CLRN），又 59 的二进制表示为 00111011，因此选择 Q[0]、Q[1]、Q[3]、Q[4]、Q[5]经与门将计数器的 进位输出控制进位端（RCO3）接至下一计数器的容许端（ENT），完成六十进制计数 器的进位控制。 、 图 4 六十进制计数器 3.23 二十四进制计数器 如图 5 所示电路是由两片 74161 组成的能实现二十四 24 进制转换的同步递增计 数器。原理和六十进制计数器的制作方法类似，图中采用同步级连方式。选择 Q[3]、 Q[4]通过与非门控制两片计数器的清零端（CLRN），选择 Q[0]、Q[1]、Q[2]、Q[4] 经 与门将计数器的进位输出控制进位端（RCO1）接至下一计数器的容许端（ENT），完 成二十四进制计数器的进位控制，利用状态 24 反馈清零，即可实现二十四进制递增计 数。 3
    3.3 系统综合设计 图 5 24 进制计数器 利用六十进制和二十四进制递增计数器子电路构成的数字钟系统如图 5 所示。在 数字钟电路中，由两个六十进制同步递增计数器完成秒、分计数，由二十四进制异步递 增计数器实现小时计数。系统总图见图 6。 4
    图 6 总设计图 5
    第四章 调试和仿真 4.1 仿真软件简介 MAX+plusⅡ是 Altera 公司提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最 大可编程逻辑器件的供应商之一。MAX+plusⅡ界面友好，使用便捷，被誉为业界最易用 易学的 EDA 软件。在 MAX+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、 编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计 输入、快速处理和器件编程。 4.2 仿真结果 4.21 六十进制计数器波形仿真 如图 7 所示，图为一个周期的六十进制计数器仿真波形图，图中 MR[7..0]是总 线输入，QA[5..0]是总线输出。 6
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