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DDR3 DRAM开发协议中文版.pdf

发布时间：2022-05-30 发布人：admin 分类：说明书 资料大小：6.08M 资料格式：pdf 举报 版权申诉
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    2 DDR3 SDRAM 包查找和寻址(Cont 'd) 2.10 引出线的描述 标准编号 79-3F 第 13 页 表 1 -输入/输出功能描述 象征 CK、CK # 输入 类型 CKE (CKE0) (CKE1) 输入 cs#， (CS0#)， (CS1#)， (CS2#)， (CS3#) 输入 ODT (ODT0) (ODT1) 输入 RAS #。中科院#。 我们# 输入 DM (DMU) (DML) 输入 BA0——菲 律宾媒体 输入 A0 - A15 输入 A10 /美 联社 公元前 A12 / # 输入 输入 重置# 输入 DQ 输入/输出 DQU, DQL, DQS, DQS#， DQSU, DQSU#， DQSL, DQSL# 输入/输出 函数 时钟:CK 和 CK#是差分时钟输入。所有的地址和控制输入信号在 CK 的正边缘和 CK#的 负边缘交叉处采样。 时钟启用:CKE 高激活，和 CKE 低失活，内部时钟信号和 设备输入缓冲器和输出驱动器。采取 CKE 低提供预充电功率下降和 自动刷新操作(所有银行处于空闲状态)或主动电源关闭(在任何银行中处于活动状态的行)。CKE 是 异步用于自刷新退出。在 VREFCA 和 VREFDQ 稳定之后 开机和初始化顺序，在所有操作过程中都必须保持 (包括 Self-Refresh)。在读写访问过程中，必须保持较高的 CKE 值。 输入缓冲区，不包括 CK, CK#， ODT 和 CKE，在电源关闭期间被禁用。输入 在自刷新期间禁用缓冲区(不包括 CKE)。 芯片选择:当 cs#注册高时，所有命令都被屏蔽。cs#为具有多个等级的系统提供外部等级选择。 cs#被认为是命令代码的一部分。 上模终止:ODT(注册高)启用内部的终止电阻 的 DDR3 SDRAM。当启用时，ODT 仅应用于每个 DQ、DQS、DQS#和 DM/TDQS， NU/TDQS#(当 TDQS 通过 MR1 中的模式寄存器 A11=1 启用时)信号为 x4/x8 配置。对于 x16 配置，ODT 应用于每个 DQ, DQSU, DQSU#， DQSL， DQSL#、DMU 和 DML 信号。如果 MR1 和 MR2 是，ODT 引脚将被忽略 程序禁用 RTT。 命令输入:RAS#、CAS#和我们#(连同 cs#)定义输入的命令。 输入数据掩码:DM 是用于写数据的输入掩码信号。当在写访问期间 DM 与输入数据高度一致 时，输入数据被屏蔽。在 DQS 的两端采样 DM。对于 x8 设备，DM 或 TDQS/TDQS#的功能是通 过 MR1 中的模式寄存器 A11 设置来启用的。 银行地址输入:BA0 - BA2 定义向哪个银行应用活动、读、写或预充命令。银行地址也决定了在 MRS 周期中访问哪一种模式寄存器。 地址输入:为活动命令提供行地址，为从相应银行中的内存数组中选择一个位置的读/写命令提 供列地址。(A10/AP 和 A12/BC#有附加功能;见下文)。地址输入还提供了在模式寄存器集命令 期间的操作码。 自动预充:A10 在读取/写入命令期间采样，以确定在读取/写入操作之后是否应该对被访问的银 行进行自动充值。(高:Autoprecharge;低:没有 Autoprecharge)。在预充电命令期间采样 A10，以 确定预充电是适用于一个银行(A10 低)还是适用于所有银行(A10 高)。如果只有一家银行需要预 充值，银行将由银行地址选择。 在读取和写入命令期间采样 A12 / BC#，以确定是否将执行动态的突发 Chop。(高，不爆劈;低: 破裂碎)。详见命令真值表。 活动低异步复位:复位#低时是活动的，复位#高时是不活动的。复位#在正常操作期间必须很 高。RESET#是一个 CMOS 的轨对轨信号，在 VDD 的 80%和 20%处具有高和低的直流电压。 高直流电压为 1.20V，低直流电压为 0.30V。 数据输入/输出:双向数据总线。 数据频闪:带读数据的输出，带写数据的输入。读取数据的边缘对齐，居中 在写入数据。对于 x16, DQSL 对应于 DQL0-DQL7 上的数据;DQSU 对应 到 DQU0-DQU7 上的数据。DQS、DQSL、DQSU 与数据 strobes DQS、DQSL、DQSU 配对 差分信号 DQS#、DQSL#和 DQSU#，分别提供差分对 在读写期间向系统发送信号。DDR3 SDRAM 支持差分数据频闪 只支持和不支持单端。
    JEDEC 标准第 79-3F 号 14 页 2 DDR3 SDRAM Package Pinout and Addressing (Cont d) 2.10 Pinout Description (Cont d) 表 1 -输入/输出功能描述(Cont 'd) 注意:只输入引脚(BA0-BA2, A0-A15, RAS#， CAS#， WE#， c#， CKE, ODT, RESET#)不提供终端。 象征 TDQS, TDQS # 数控 VDDQ VSSQ VDD VSS VREFDQ VREFCA ZQ， (ZQ0)， (ZQ1)， (ZQ2)， (ZQ3) 类型 输出 供应 供应 供应 供应 供应 供应 供应 函数 终止数据频闪:TDQS/TDQS#仅适用于 x8 DRAMs。当在 MR1 中通过模式寄存器 A11 = 1 启用 时，DRAM 将在 TDQS/TDQS#上启用与 DQS/DQS#相同的终止电阻功能。当在 MR1 中通过 模式寄存器 A11 = 0 禁用时，DM/TDQS 将提供数据掩码功能，不使用 TDQS#。在 MR1 中， x4/x16 DRAMs 必须通过模式寄存器 A11 = 0 禁用 TDQS 功能。 无连接:无内部电气连接。 DQ 电源:1.5 V +/- 0.075 V DQ 地面 电源:1.5 V +/- 0.075 V 地面 DQ 的参考电压 CA 参考电压 用于 ZQ 校准的基准引脚
    标准编号 79-3F 第 18 页 3 功能描述(续) 3.2 基本功能 DDR3 SDRAM 是一种高速动态随机访问内存，内部配置为 8 银行 DRAM。DDR3 SDRAM 使用 8n 预取架 构来实现高速操作。8n 预取架构结合了一个接口，设计用于在 I/O 引脚上每个时钟周期传输两个数据字。 DDR3 SDRAM 的单个读或写操作包括单个 8n 位宽、内部 DRAM 核心的 4 个时钟数据传输和 8 个相应的 n 位宽、一个半时钟周期的 I/O 引脚数据传输。 对 DDR3 SDRAM 的读和写操作是面向突发的，从一个选定的位置开始，并按程序顺序持续 8 个突发长度 或 4 个“短切”突发。操作首先注册一个活动的命令，然后是一个读或写命令。与活动命令一致的注册地 址位用于选择要激活的银行和行(BA0-BA2 选择银行;A0-A15 选择行;具体要求参见第 15 页的“DDR3 SDRAM 寻址”)。位注册地址一致读或写命令是用来选择的起始列位置操作,确定汽车发出预先充电命令是 (通过 A10),并选择 BC4 或 BL8 模式“动态”(通过 A12)如果启用模式寄存器。在正常操作之前，DDR3 SDRAM 必须以预定义的方式启动和初始化。以下章节提供了详细的信息，包括设备重置和初始化、寄存 器定义、命令描述和设备操作。
    标准编号 79-3F 第 19 页 3 功能描述(续) 3.3 复位和初始化过程 3.3.1 开机初始化顺序 电源启动和初始化需要以下顺序。 1.使用电源(建议将复位号保持在 0.2 x VDD 以下;所有其他输入可能是未定义的)。重置#需要保持至少 200 us 的稳定电源。CKE 会在复位前的任何时间被拉低(最小时间为 10ns)。从 300mv 到 VDDmin 的电压斜 坡时间不得大于 200ms;在斜坡过程中，VDD > VDDQ 和(VDD - VDDQ) < 0.3 伏特。 •VDD 和 VDDQ 从单个功率转换器输出驱动，并且 •除 VDD、VDDQ、VSS、VSSQ 以外的所有引脚上的电压等级必须小于或等于一侧的 VDDQ 和 VDD， 且必须大于或等于另一侧的 VSSQ 和 VSS。此外，一旦电源斜坡完成，VTT 被限制在 0.95 V max，并 且 •Vref 跟踪 VDDQ/2。 或 •在 VDDQ 之前或与 VDDQ 同时应用 VDD，且不发生任何斜坡反转。 •在 VTT & Vref 之前或与 VTT & Vref 同时应用 VDDQ，且不发生任何斜坡反转。 •除 VDD、VDDQ、VSS、VSSQ 以外的所有引脚上的电压等级必须小于或等于一侧的 VDDQ 和 VDD， 且必须大于或等于另一侧的 VSSQ 和 VSS。 2.在复位#被取消断言后，等待另一个 500 us，直到 CKE 激活。在此期间，DRAM 将启动内部状态初始 化;这将独立于外部时钟来完成。 3.时钟(CK, CK#)需要启动和稳定至少 10 纳秒或 5 tCK(哪个更大)之前，CKE 去活动。由于 CKE 是同步信号， 因此必须满足相应的时钟设置时间(tIS)。另外，在 CKE 激活之前，必须注册 NOP 或取消选择命令(设 置时钟时间)。一旦 CKE 在复位后注册为“High”，CKE 需要连续注册“High”，直到初始化序列完 成，包括 tDLLK 和 tZQinit 的过期。 4.DDR3 SDRAM 保持其上模终止在高阻抗状态，只要复位#被断言。此外，SDRAM 在复位# deassertion 之后将其 on-die 终止保持在高阻抗状态，直到 CKE 注册为高。ODT 输入信号可能处于未定义的状态， 直到在 CKE 被注册为高之前。当 CKE 值高时，ODT 输入信号可以静态保持在低电平或高电平。如 果要在 MR1 中启用 RTT_NOM，则 ODT 输入信号必须保持低电平。在所有情况下，ODT 输入信号 都保持静态，直到电源启动初始化序列完成，包括 tDLLK 和 tZQinit 的到期。 5.当 CKE 被注册为高时，等待最小重置 CKE 退出时间 tXPR，然后发出第一个 MRS 命令来加载模式寄 存器。(tXPR = max (tx;5 x tCK) 6.发出 MRS 命令，用所有应用程序设置加载 MR2。(为 MR2 发出 MRS 命令，向 BA0 和 BA2 提供“低”， 向 BA1 提供“高”。) 7.发出 MRS 命令，用所有应用程序设置加载 MR3。(为 MR3 发出 MRS 命令，向 BA2 提供“低”，向 BA0 和 BA1 提供“高”。) 8.发出 MRS 命令，在所有应用程序设置和启用 DLL 的情况下加载 MR1。(发出“DLL Enable”命令 时，将“Low”提供给 A0，“High”提供给 BA0，“Low”提供给 BA1 - BA2)。 9.发出 MRS 命令，将所有应用程序设置加载到 MR0，并“重置 DLL”。(若要发出 DLL 复位命令，将 “High”提供给 A8，“Low”提供给 BA0-2)。 10.发出 ZQCL 命令启动 ZQ 校准。 11.等待 tDLLK 和 tZQinit 完成。 12.DDR3 SDRAM 现在可以正常运行了。
    功能描述(续)第 22 页 JEDEC 标准第 79-3F 号 3.4 寄存器定义 ODTVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALID ODTVALID 在 MRS 命令之前和之后禁用 RTT_Nom 有效 ODTLoff + 1 RTT_Nom 在 MRS 命令之前和/或之后启用 tMRDtMOD 不关心 有效时 间休息 )) (( )) (( 设置出售设置支持设置新的设置 CK CK # VALI DVALID T0T1T2Ta0Ta1Tb0Tb1Tb2Tc0 寄存器和是两个 MRS 命令之间所需的最小时间，如图 7 所示。 在模式寄存器设置命令周期的时候，tMRD 需要完成对模式命令的写操作，可以在开机后的任何时间执 行，而不影响数组的内容。 由 DDR3 SDRAM 提供，作为用户定义的变量，它们必须通过模式寄存器编程-为了应用的灵活性，各 种功能、特性和模式在四个模式寄存器中可编程，3.4.1 编程模式寄存器 总督下达命令。由于没有定义模式寄存器的默认值(MR#)，模式寄存器的内容必须完全初始化和/或重新初 始化，即，在电源启动和/或复位后才能正常工作。另外，模式寄存器的内容可以通过在正常操作期间重新 执行 MRS 命令来更改。在对模式寄存器进行编程时，即使用户选择只修改 MRS 字段的一个子集合，也必 须在发出 MRS 命令时重新定义访问模式寄存器中的所有地址字段。MRS 命令和 DLL 复位不影响数组内 容，这意味着这些 NOP/DES NOP/DES NOP/DES NOP/DES NOP/DES NOP/DES NOP/DES NOP 图 7 - tMRD 时序 地址有效有效有效有效有效有效有效有效有效有效有效 图 8 - tMOD 计时 NOP/DES NOP/DES 不关心 有效时 间休息 )) (( )) (( ODTVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALIDVALID ODTVALID 在 MRS 命令之前和之后禁用 RTT_Nom 有效 ODTLoff + 1 RTT_Nom 在 MRS 命令之前和/或之后启用 CommandVALIDVALIDVALIDMRSNOP / DESNOP DESNOP / DES T0Ta4Tb0Tb1Tb2 包括 NOP 和 DES，如图 8 所示。 除 DLL 复位外，是 MRS 命令到非 MRS 命令所需的最小时间。 T1 T2 Ta0 Ta1 Ta2 Ta3 NOP 有效的有效地址有效的有效的有效的有效的有效的有效的有效的有效的有效的有效的有效的有效的有效的，有效的 CK CKE 正在更新设置新的设置 tMOD
    标准编号 79-3F 第 23 页 3.4 寄存器定义(Cont 'd) 3.4.1 模式寄存器的编程(Cont 'd) 在正常运行时，只要 DRAM 处于空闲状态，就可以使用相同的命令和定时要求来更改模式寄存器的内容， 即，所有 bank 处于 precharge 状态，tRP 满足，所有数据突发完成，在写入模式寄存器之前 CKE 是高的。 如果 RTT_NOM 特性在 MRS 命令之前和/或之后的模式寄存器中启用，则 ODT 信号必须连续低注册，以确 保在 MRS 命令之前 RTT 处于关闭状态。ODT 信号在 tMOD 过期后可能被注册为高信号。如果 RTT_NOM 特性在 MRS 命令之前和之后的模式寄存器中禁用，则 ODT 信号可以在 MRS 命令之前、期间和之后以低 或高的方式进行注册。模式寄存器根据功能和/或模式分为不同的字段。 3.4.2 模式寄存器 MR0 模式寄存器 MR0 存储用于控制 DDR3 SDRAM 的各种工作模式的数据。它控制突发长度，读取突发类型， CAS 延迟，测试模式，DLL 复位，WR 和 DLL 控制预充电电源，其中包括各种供应商特定的选项，使 DDR3 SDRAM 适用于各种应用程序。模式寄存器通过断言低的 CS#、RAS#、CAS#、WE#、BA0、BA1 和 BA2 来编写，
    标准编号 79-3F 第 24 页 3.4.2 模式寄存器 MR0 (Cont 'd) 同时根据图 9 控制地址引脚的状态。 BA1 BA0 A15 ~ A13 A12 A11 0 0 A8 0 1 0 * 1 产后抑 郁症 DLL 重置 没 有 是 的 DLL 控制的预充 电 PD 慢速退出(DLL 关 闭) 快速退出(DLL on) 菲 律 宾 媒 体 0 * 1 A12 0 1 BA1 BA0 先生选择 0 0 1 1 0 1 0 1 MR0 MR1 MR2 MR3 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址字段 DLL TM CAS 延迟 RBT CL 模式寄存器 0 提 单 A1 0 或 者 说 是 A7 模式 0 正常 1 测试 A3 读突发型 0 啃顺序 1 交错 写恢复自动充值 A11 A10 A9 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 或者说是 (周期) 16 * 2 5 * 2 6 * 2 7 * 2 8 * 2 10 * 2 12 * 2 14 * 2 A1 A0 0 0 1 1 0 1 0 1 A6 A5 A4 A2 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 提 单 8(固定) BC4 或 8(动态) BC4(固定) 保留 CAS 延迟 保留 5 6 7 8 9 10 11 (DDR3-1600 可选) 12 13 14 保留了 15 保留了 16 保留 保留 保留 *1: BA2 和 A13~A15 为 RFU，在 MRS 时必须编程为 0。 *2: WR(write recovery for autop) min in clock cycles 是通过 tWR(ns)除以 tCK(ns)计算出来的，四舍五入到下一个整数:WRmin[cycles] = Roundup(tWR[ns] / tCK[ns])。模式寄存器中的 WR 值必须编程为等于或大于 WRmin。程序的 WR 值与 tRP 一起用于确定 tDAL。 *3:该表仅显示给定 Cas 延迟的编码。对于实际支持的 Cas 延迟，请参考每个频率的 speedbin 表 *4:该表仅显示用于写恢复的编码。实际的写恢复时间，请参考 AC 时间表。 图 9 - MR0 定义
    3.4.2 模式寄存器 MR0 (Cont 'd) 3.4.2.1 突发长度、类型及顺序 在一个给定的突发事件内的访问可以被编程为顺序或交错顺序。突发类型通过 bit A3 选择，如图 9 所示。 突发事件中的存取顺序由突发事件的长度、类型和起始列地址决定，如表 3 所示。突发长度由 A0-A1 位定 义。突发长度选项包括固定的 BC4、固定的 BL8 和“动态”，允许选择 BC4 或 BL8，同时通过 A12/BC# 注册读或写命令。 标准编号 79-3F 第 25 页 表 3 -突发类型和突发顺序 起始列地址(A2、 A1、A0) 突发类型=顺序(十进 制)A3 = 0 突发类型=交错(十进制)A3 = 1 突发长 度 4 切 8 读/ 写 读 写 读 000 001 010 011 One hundred. 101 110 111 0 V, V 1,V, V 000 001 010 011 One hundred. 101 110 111 0、1、2、3、 T, T, T, T 1、2、3 0 T, T, T, T 2 3 0 1 T, T, T, T 3、0、1、2 T, 4、5、6、7,T, T, T, T T, T, T 5、6、7 4 T, T, T, T 6、7、4、5、 T, T, T, T 7、4、5、6,T, T, T, T 0,1,2,3,X, X, X, X 4、5、6、7,X, X, X, X 0,1,2,3,4,5,6,7 1、2、 3,0,5,6,7,4 2、3、0、 1、6、7,4、5 3、0、1、 2、4、5、6 4、5、6、7 0,1,2,3 5、6、7、 4、1,2,3,0 6、7、4、 5、2、3 0 1 7、4、5、 6、3 0,1,2 0、1、2、3、 T, T, T, T 1、0、3、2、 T, T, T, T 2 3 0 1 T, T, T, 3、2、1、0,T, 4、5、6、7,T, T T, T, T T, T, T T, T, T 5、4、7、6 T, 6、7、4、5、 T, T, T, T 7、6、5、4、 T, T, T, T 0,1,2,3,X, X, X, X 4、5、6、7,X, X, X, X 0,1,2,3,4,5,6,7 1、0、3、 2、5、4、 7、6 2、3、0、 1、6、7,4、5 3、2、1、 0、7、6、 5、4 4、5、6、7 0,1,2,3 5、4、7、 6、1 0、3、2 6、7、4、 5、2、3 0 1 7、6、5、 4、3、2、 1、0 0,1,2,3,4,5,6,7 笔记 1、 2、3 1、 2、3 1、 2、3 1、 2、3 1、 2、3 1、 2、3 1、 2、3 1、 2、3 1 2 4 5 1 2 4 5 2 2 2 2 2 2 2 2 2、 4 写 V, V, V 0,1,2,3,4,5,6,7 注 1:如果通过 MR0 设置将突发长度固定为 4，则内部写操作将启动两个时钟周期 ear- 高于 BL8 模式。这意味着 tWR 和 tWTR 的起始点将被拉入 2 时钟。如果通过 A12/BC#动态选择突发长度，则内部写操作从 相同的时间点就像 8 个写操作的爆发。这意味着在动态控制期间，起点 因为 tWR 和 tWTR 不会被两个时钟拉入。 注 2 0…7 位数字是 CA[2:0]的值，它使这个位在突发期间成为第一个读取。 注 3 T:数据和频闪的输出驱动为高阻抗。 注 4v:一个有效的逻辑级别(0 或 1)，但相应的缓冲区输入忽略输入引脚上的级别。 注 5 X:无所谓。 3.4.2.2 CAS 延迟 CAS 延迟由 MR0 (bits A9-A11)定义，如图 9 所示。CAS 延迟是内部 Read 命令和第一个输出数据位的可用 性之间的延迟，以时钟周期为单位。DDR3 SDRAM 不支持任何半时钟延迟。总体读取延迟(RL)定义为加 性延迟(AL) + CAS 延迟(CL);RL = AL + CL。有关基于工作时钟频率支持的 CL 和 AL 设置的更多信息，请 参阅第 157 页的“标准速度箱”。详细的读取操作，请参阅第 56 页的“读取操作”。
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