logo资料库

微机原理与接口技术课后题答案(楼顺天版).doc

发布时间：2022-06-10 发布人：admin 分类：说明书 资料大小：10.94M 资料格式：doc 举报 版权申诉
第1页 / 共44页
第2页 / 共44页
第3页 / 共44页
第4页 / 共44页
第5页 / 共44页
第6页 / 共44页
第7页 / 共44页
第8页 / 共44页
资料共44页，剩余部分请下载后查看
    微机原理与接口技术 楼顺天 周佳社编著 科学出版社
    5章习题
    6章习题
    7章习题
    微机原理与接口技术 楼顺天 周佳社编著 科学出版社 找了好久，终于在期末从老师那儿弄了一份，希望对大家有用！ 5 章习题 1. 微处理器的外部结构表现为 数量有限的输入输出引脚 ，它们构成了微处理器级总线。 2. 微处理器级总线经过形成电路之后形成了 系统级总线 。 3. 简述总线的定义及在计算机系统中采用标准化总线的优点。 答：总线是计算机系统中模块（或子系统）之间传输数据、地址和控制信号的公共通道， 它是一组公用导线，是计算机系统的重要组成部分。 采用标准化总线的优点是： 1) 简化软、硬件设计。 2) 简化系统结构。 3) 易于系统扩展。 4) 便于系统更新。 5) 便于调试和维修。 4. 在微型计算机应用系统中，按功能层次可以把总线分成哪几类。 答：在微型计算机应用系统中，按功能层次可以把总线分成：片内总线、元件级总线、 系统总线和通信总线。 5. 简述 RESET 信号的有效形式和系统复位后的启动地址。 答：RESET 为系统复位信号，高电平有效，其有效信号至少要保持四个时钟周期，且复 位信号上升沿要与 CLK 下降沿同步。 系统复位后的启动地址为 0FFFF0H。即：（CS）=0FFFFH，（IP）=0000H。 6. 8086 CPU 的 IOM/ 信号在访问存储器时为 高 电平，访问 I/O 端口时为 低 电平。 7. 在 8086 系统总线结构中，为什么要有地址锁存器？ 答：8086CPU 有 20 条地址线和 16 条数据线，为了减少引脚，采用了分时复用，共占了 20 条引脚。这 20 条引脚在总线周期的 T1 状态输出地址。为了使地址信息在总线周期的其 他 T 状态仍保持有效，总线控制逻辑必须有一个地址锁存器，把 T1 状态输出的 20 位地址信 息进行锁存。 8. 根据传送信息的种类不同，系统总线分为 数据总线 、 地址总线 和 控制总线 。 9. 三态逻辑电路输出信号的三个状态是 高电平 、 低电平 和 高阻态 。
    10. 在 8086 的基本读总线周期中，在 1T 状态开始输出有效的 ALE 信号；在 2T 状态开始输出 低电平的 RD 信号，相应的 DEN 为__低__电平， RDT/ 为__低__电平；引脚 AD15 ~ AD0 上在 1T 状态期间给出地址信息，在 4T 状态完成数据的读入。 11. 利用常用芯片 74LS373 构成 8086 系统的地址总线， 74LS245 作为总线收发器构成数 据总线，画出 8086 最小方式系统总线形成电路。 答：8086 最小方式系统总线形成电路如图 5.1 所示。 图 5.1 8086 最小方式系统总线形成电路 12. 微机中的控制总线提供 H 。 A. 数据信号流； B. 存储器和 I/O 设备的地址码； C. 所有存储器和 I/O 设备的时序信号； D. 所有存储器和 I/O 设备的控制信号； E. 来自存储器和 I/O 设备的响应信号；
    F. 上述各项； G. 上述 C，D 两项； H. 上述 C，D 和 E 三项。 13. 微机中读写控制信号的作用是 E 。 A． 决定数据总线上数据流的方向； B． 控制存储器操作读/写的类型； C． 控制流入、流出存储器信息的方向； D． 控制流入、流出 I/O 端口信息的方向； E． 以上所有。 14. 8086 CPU 工作在最大方式，引脚 MX MN/ 应接__地__。 15. RESET 信号在至少保持 4 个时钟周期的 高 电平时才有效，该信号结束后，CPU 内部 的 CS 为 0FFFFH ，IP 为 0000H ，程序从 0FFFF0H 地址开始执行。 16. 在构成 8086 最小系统总线时，地址锁存器 74LS373 的选通信号 G 应接 CPU 的 ALE 信 号 ， 输 出 允 许 端 OE 应 接 地 ； 数 据 收 发 器 74LS245 的 方 向 控 制 端 DIR 应 接 RDI/ 信号，输出允许端 E 应接 DEN 信号。 17. 8086 CPU 在读写一个字节时，只需要使用 16 条数据线中的 8 条，在 一 个总线周期 内完成；在读写一个字时，自然要用到 16 条数据线，当字的存储对准时，可在 一 个 总线周期内完成；当字的存储为未对准时，则要在 两 个总线周期内完成。 18. CPU 在 3T 状态开始检查 READY 信号，__高_电平时有效，说明存储器或 I/O 端口准 备就绪，下一个时钟周期可进行数据的读写；否则，CPU 可自动插入一个或几个 等待 周期（TW ） ，以延长总线周期，从而保证快速的 CPU 与慢速的存储器或 I/O 端口之间 协调地进行数据传送。 19. 8086 最大系统的系统总线结构较最小系统的系统总线结构多一个芯片 8288 总线控制 器_。 20. 微机在执行指令 MOV [DI]，AL 时，将送出的有效信号有 B C 。 A．RESET B.高电平的 IOM/ 信号 C. WR D. RD 21. 设指令 MOV AX，DATA 已被取到 CPU 的指令队列中准备执行，并假定 DATA 为偶地址， 试画出下列情况该指令执行的总线时序图:
    （1）没有等待的 8086 最小方式; （2）有一个等待周期的 8086 最小方式。 答：（1）没有等待的 8086 最小方式时序如图 5.2 所示。 图 5.2 没有等待的 8086 最小方式时序 （2）有一个等待周期的 8086 最小方式时序图如图 5.3 所示。
    图 5.3 有一个等待周期的 8086 最小方式时序图 22. 上题中如果指令分别为： （1） MOV DATA+1，AX （2） MOV DATA+1，AL （3） OUT DX，AX （DX 的内容为偶数 ） （4） IN AL，0F5H 重做上题（1）。 答：（1）因为 DATA 为偶地址，则 DATA+1 为奇地址。故要完成本条指令，需要两个总线 周期。时序图如图 5.4 所示。
    图 5.4 执行 MOV DATA+1，AX 指令的时序参考图 （2） DATA+1 虽然为奇地址，但是 AL 为八位存储器，故本条指令需用一个总线 周期，时序图如图 5.5 所示。
    图 5.5 执行 MOV DATA+1，AL 指令的时序参考图 （3） 执行 OUT DX，AX（DX 的内容为偶数 ）指令的时序图如图 5.6 所示。 图 5.6 执行 OUT DX，AX 指令的时序参考图 （4） 执行 IN AL，0F5H 指令的时序图如图 5.7 所示。
    图 5.7 执行 IN AL，0F5H 指令的时序参考图 23．8086 最小方式下，读总线周期和写总线周期相同之处是：在 1T 状态开始使 ALE 信号变为有效 高 电平，并输出 IOM/ 信号来确定是访问存储器还是访 问 I/O 端口，同时送出 20 位有效地址，在 1T 状态的后部，ALE 信号变为 低 电 平，利用其下降沿将 20 位地址和 BHE 的状态锁存在地址锁存器中；相异之 处从 2T 状态开始的数据传送阶段。
    分享到：
    赞 收藏

    相关推荐

    资料库

    网络技术

    共收录2367份资料，累计7个分类，关注成员有19位，主要包括：综合布线,网管软件,网络监控,网络设备,其它,系统集成,网络基础

    热门标签

    综合布线 网管软件 网络监控 网络设备 其它 系统集成 网络基础

    最新资料