《EDA 技术》课程考试大纲 第一部分 考核说明 一、学习目的和任务 电子设计自动化(EDA)技术是九十年代电子信息技术发展的重要成果，它使大 规模集成电路的设计与制作进 入自动化阶段，是目前工业界广泛才应用的设计技 术，而未来电子电路设计将是 EDA 的时代。学习本课程的目 的是使学生：系统地 掌握 EDA 技术的基本概念和基本实践技能；具备通过可编程器件设计数字系统的 本领；具 备学习后续相关课程的能力。 通过本课程的学习使学生掌握可编程器 件、 EDA 开发系统软件、 硬件描述语言和电子线路设计与技能训练等 各方面知 识；提高工程实践能力；学会应用 EDA 技术解决一些简单的电子设计问题。 本课程主要任务是： 1、使学生掌握 EDA 开发工具 QUARTUSII 的常用工具的使用。 2、使学生掌握 EDA 设计流程及输入方法。 3、使学生掌握的硬件描述语言 VERILOG HDL 的基本应用。 4、使学生掌握原理图输入、VERILOG HDL 文本输入等硬件设计方法。 5、使学生掌握电路的仿真测试和硬件测试的方法，验证实际设计电路的。 二、教学内容及要求 总述： 1．EDA 技术基本概念 EDA 技术的内涵、实现目标，综合的概念，自顶向下的 设计方法，EDA 与传统电子设计方法的比较。 2．EDA 设计流程及工具 FPGA/CPLD 设计流程，ASIC 设计流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。 3．VERILOG HDL 硬件描述语言 VERILOG HDL 程序的结构与要素（包括 VERILOG HDL 程序的基本结构、结构体、文字规则、数据类型、操作符等） ， VERILOG HDL 的基本语句（包括顺序语句和并行语句），VERILOG HDL 子程序， VERILOG HDL 程序库和包，VERILOG HDL 的描述风格。状态 机的设计方法。 具体内容： 第一章 概述 教学内容： EDA 技术及其发展；EDA 技术实现目标；硬件描述语言 VERILOG HDL 介绍；VERILOG HDL 综合介绍；基于 VERILOG HDL 的自顶向下 设计方法； EDA 与传统电子设计方法的比较；EDA 的发展趋势。 教学要求： 掌握：EDA 较传统电子设计方法的优越性。了解 EDA 技术及其发 展方向。 第二章 EDA 设计流程及其工具 教学内容： FPGA\CPLD 设计流程；设计输入（原理图\HDL 文本编辑） ； VERILOG HDL 综合流程学习（适配；时序仿真与功能仿真； 编程下载；硬件测试 等） ；ASIC 及其设计流程（ASIC 设计方法；一般 ASIC 设计的流程） ；常用 EDA 工具（设 计输入编辑器；HDL 综合器；仿真器；适配器(布局布线器)；下载 器） QUARTUSII 概述；IP 核介绍。 教学要求： 熟练掌握：FPGA\CPLD 设计流程；QUARTUSII 操作界面及熟练使 用。 掌握：EDA 设计流程中硬件设备的正确使用，从而能完成更多的实验和开发 项目。 了解：IP 核。 第三章 FPGA/CPLD 结构与应用 1 

教学内容： 简单 PLD 原理；CPLD 结构与工作原理；FPGA 结构与工作原理； FPGA\CPLD 测试技术；FPGA/CPLD 测试技 术； CPLD 和 FPGA 的编程与配置。 教学要求： 掌握：FPGA\CPLD 测试技术；CPLD 和 FPGA 的编程与配置方法。 了解：CPLD/FPGA 结构与工作原理。 第四章 VERILOG HDL 设计初步 教学内容： 多路选择器 VERILOG HDL 描述（2 选 1 多路选择器的 VERILOG HDL 描述；VERILOG HDL 相关语句说明；VERILOG HDL 设计的基本概念和语 句小 节） ；寄存器描述及其 VERILOG HDL 语言现象（D 触发器 VERILOG HDL 描述；D 触发器 VERILOG HDL 描述的语言现象说明；实现 时序电路的 VERILOG HDL 不同 表达方式；异步时序电路设计；VERILOG HDL 设计基本概念和语言现象小节） 1 位二进制全加 ； 器的 VERILOG HDL 设计（半加器描述和 CASE 语句；全加器描 述和例化语句） ；VERILOG HDL 文本输入设计方法初步（编辑输入并保存 VERILOG HDL 源文件；将当前设计设定为工程；选择 FPGA/CPLD 器件，编译、综合 和排错；时序仿真；硬件测试） 。 教学要求： 熟练掌握： 理解掌握 VERILOG HDL 硬件描述语言的基本语句； 4 选 1 多路选择器的 VERILOG HDL 描述程序设计； 触发器 VERILOG HDL 描述程 序设计。 掌握：同步时序电路设计，全加器描述和例化语句。 了解：异步时序电 路设计。 第五章 VERILOG HDL 设计进阶 教学内容： 4 位加法数器的 VERILOG HDL 描述；不同工作方式的时序电路设 计；双向电路和三态控制电路设计；进程语句结构；仿真。 教学要求： 掌握：4 位加法数器的 VERILOG HDL 描述。 了解：进程语句结 构。 第六章 原理图输入设计方法 教学内容： 1 位全加器设计向导；2 位十进制数字频率计设计（设计有时钟 使能的两位十进制计数器；频率计主结构电路设 计；测频时序控制电路设计；频 率计顶层电路设计） ；设计项目的其他信息和资源配置；参数可设置 LPM 兆功能 块（基于 LPM_COUNTER 的数控分频器设计；基于 LPM_ROM 的 4 位乘法器设 计） ；波形输入设计方法。 教学要求： 熟练掌握：1 位全加器原理图输入设计；参数可设置 LPM 兆功能 块的设计方式。 掌握：2 位十进制数字频率计设计；波形输入设计方法。 了解： 设计项目的其他信息和资源配置 第七章 有限状态机设计 教学内容： 一般有限状态机的设计；Moore 型有限状态机的设计；Mealy 型 有限状态机的设计；状态编码；状态机剩余状态 处理；LPM 模块的 VERILOG HDL 文本方式调用。 教学要求： 熟练掌握：Moore 型有限状态机的设计；Mealy 型有限状态机的 设计。 掌握：一般有限状态机的设计； 了解：LPM 模块的 VERILOG HDL 文本方 式调用。 第八章 VERILOG HDL 结构与要素 教学内容： VERILOG HDL 文字规则；数据类型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式调用。 教学要求： 掌握：LPM 的 VERILOG HDL 文本方 式调用。 了解：VERILOG HDL 文字规则；VERILOG HDL 操作符。 2 

第九章 VERILOG HDL 基本语句 内容： VERILOG HDL 可综合的基本语句（顺序语句、并行语句）及其结构与 用法 教学要求： 掌握：VERILOG HDL 基本语句：顺序语句、并行语句及其结构与 用法 重要内容： 一）EDA 基础知识 1． EDA 技术概念 2． EDA 技术发展的 3 个阶段（CAD ， CAE ，EDA） 3． EDA 技术实现目标 4． EDA 技术实现目标的途径 5． 硬件描述语言 6． VERILOG HDL 的发展过程（1）含义 （2）创建时间（3）特点 7． VERILOG HDL 综合 ，含义 ，内容 8． VERILOG HDL 的设计方法 ，分为哪几个阶段 9． 自顶向下，自底向上方法比较 10． FPGA/CPLD 设计流程 设计输入；功能仿真；综合；适配；时序仿真；编 程下载 11． FPGA/CPLD 结构特点 12． ASIC 设计方法 13． ASIC 设计流程 14． 常用 EDA 工具及功能 15． IP 核概念 16． 常用缩写的含义：EDA，CAD，CAE，CAM，ASIC，PLD，FPGA/CPLD， VERILOG HDL，IP，SOC，SOPC， RTL，ISP，IEEE 等 二）VERILOG HDL 语言 1． VERILOG HDL 设计实体的基本结构，配置： 各部分的组成、功能 2． VERILOG HDL 语言要素 （格式、使用方法、适用范围） 1） VERILOG HDL 文字规则 ：数字，字符串，标识名，下标名 2） VERILOG HDL 数据对象 ： 信号，变量，常数 3） VERILOG HDL 数据类型 （预定义，用户自定义）标量类 型，复合类型，存取类型，文件类型 4） VERILOG HDL 操作符：逻辑操作符，关 系操作符，算术操作符，重载操作符 3． VERILOG HDL 语言的主要描述语句（组成、格式、使用方法、适用范围） 1）顺序语句：赋值语句；转向语句（IF，CASE，LOOP，NEXT，EXIT，WAIT） ；子 程序调用 2）并行语句：进程，元件例化，并行过程调用，并行信号赋值 三）QUARTUS II 工具软件 1． QUARTUS II 的特点 2． 原理图输入设计法的基本操作：编程、编译、生成元件符号、功能仿真、 引脚锁定、编程下载、硬件调试 3． 原理图输入的层次化设计 四）程序的分析与编程 （一）基本逻辑电路的设计 1． 组合逻辑电路 1）门电路：与门 AND；或门 OR；非门 NOT；异或门 XOR 。 例 4-18 三态门 例 5-13 2）比较器：一位比较器 3 

例 4-10 四位二进制比较器 例 8-17 ， 8-18 3）数据选择器：2 选 1 多路选择 器 例 4-1，4-2，4-3 4 选 1 多路选择器 例 5-11 4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）译码器：3-8 线译码器 例 8-23 、7 段显示译码器 例 5-21 例 8-12 7）奇偶校验逻辑电路 例 9-4 9-30 8）编码器 8-3 优先编码器 例 5-19 2． 时序电路 1） 触发器：D 触 发器 例 4-7；JK 触发器；RS 触发器 例 9-16 2） 计数器：二进制 例 5-2 例 9-28；十进制 例 5-3 3） 寄存器：锁存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4） （数控）分频器 例 5-23 5） 频率计 例 5-24-27 (二）有限状态机 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5 三、考试内容 大纲要求的熟练掌握及要求掌握的内容，其覆盖面应 90%以 上，理解的内容要覆盖其全部的 60%以上，要求 了解的内容其覆盖面要占其全部 的 30%以上。EDA 技术的基本概念与可编程器件的基本原理占全部内容的 30%， EDA 开发工具软件占全部内容的 20%，硬件描述语言占全部内容的 50%。 试卷结 构及题型及综合成绩 综合成绩依据 四、试卷结构及题型及综合成绩依据 1．试卷结构 基本题 50%左右，综合题 40%左右，提高题 10%左右。 2．题型 包括填空题、单项选择题、简答题（包括名词解释）、程序分析 （包括改错、程序填空、程序解释、运行结 果分析等）及编程题（时序逻辑电 路、组合逻辑电路）。 填空题、单项选择题、名词解释、简答题以对基本概念的 理解和硬件的内部结构，考核内容包括：应掌握的 基本概念、定义和基本计算及 分析方法，理解和了解的内容也以此形式出题。 程序分析、改错题及编程题以重 点掌握 VERILOG HDL 语言的结构和使用方法为主，考核内容包括：VERILOG HDL 语言的基 本结构，库和程序包的应用，基本顺序语句的使用，并行语句(进程语句 和元件例化语句)的使用，状态机设计方 法分析，对组合逻辑电路和时序逻辑电路 的设计和编程。 3．综合成绩依据 综合成绩根据期末考试成绩、平时综合(平时成绩和实验)综合评定。平时成绩 包括：作业、考勤、测验、实 验。 综合成绩=考试 70%+平时 15 %+实验 15 %。 五、考试方式 采用闭卷考试（笔试）形式，同时出 A、B 两套试题，其份量 及难易程度大体相当。 六、试题数量及时间安排 试卷涵盖教学大纲规定内容的 90%以上，根据题 型，单项选择题 5 至 10 个、填空题 10 至 20 个空，简答题 3-5 个，程序分析 1-3 道，设计题 1-3 道。 各个题型的分数比例如下： 1、单项选择题 10% 2、填 空题 20% 3、简答题 20% 4、分析题 30% 5、编程题 20% 考试时间 120 分钟，考 试日期一般安排在 12~13 周内进行。 七、答题要求 要求学生正确运用所学知识，答题过程完整，步骤清晰，描述 准确，程序结构清晰。 4