Verilog超详细教程-北京大学于敦山.pdf

发布时间：2022-05-30 发布人：admin 分类：说明书资料大小：1.43M 资料格式：pdf 举报版权申诉

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1-5

6-9

10-13

14-16

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第17章 Verilog中的高级结构

Verilog的任务及函数

任务

函数（function）

函数

命名块(named block)

禁止命名块和任务

有限状态机

显式有限状态机

隐式有限状态机

复习

第18章用户定义基本单元

术语及定义

什么是UDP

UDP的特点

组合逻辑举例：2-1多路器

组合逻辑举例：全加器

电平敏感时序元件举例：锁存器latch

边沿敏感时序元件举例：D触发器

提高可读性的简写形式

带同步复位的D触发器

带使能和复位的锁存器

使用通报符(notifier)的寄存器

第19章 Verilog的可综合描述风格

描述风格简介

不支持的Verilog结构

过程块

过程块中的寄存器类型

同步寄存器举例

组合逻辑中的寄存器类型举例

敏感列表

持续赋值

过程持续赋值

综合指示

综合指示 — case指示

条件语句

不完全条件语句

default完全条件语句

指示完全条件语句

case指示例外

函数

任务

锁存器（latch）推断

同步反馈(feedback)推断

带使能的寄存器

阻塞或非阻塞

阻塞、非阻塞对比

复位

带复位、置位的锁存器latch

有限状态机

显式有限状态机

有限状态机FSM指导

FSM指导

资源共享

复杂操作符

综合工具不能胜任的工作

可编程逻辑器件相关问题

第21章 SDF时序标注

术语及定义

时序标注

时序数据流

时序数据流程

延迟计算器

SDF（标准延迟格式）

SDF举例

SDF标注工具

执行SDF标注

总结

复习

第22章 Coding Styles for Synthesis

if 语句

if语句

case语句

晚到达信号处理

晚到达的是数据信号

晚到达的是控制信号

if-case嵌套语句

if-case嵌套语句—修改后

逻辑构造块的编码格式

3-8译码器

译码器

优先级编码器—高位优先

优先级编码器

归约XOR

高性能编码技术

其它要注意的问题

不要产生不需要的latch

敏感表要完整

非结构化的for循环

资源共享

括号的作用

数字集成电路设计入门 --从HDL到版图于敦山北大微电子学系

课程内容(一) • 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

课程内容(二) • 介绍Cadence Verilog仿真器, 内容包括： – 设计的编译及仿真 – 源库(source libraries)的使用 – 用Verilog-XL命令行界面进行调试 – 用NC Verilog Tcl界面进行调试 – 图形用户界面(GUI)调试 – 延时的计算及反标注(annotation) – 性能仿真描述 – 如何使用NC Verilog仿真器进行编译及仿真 – 如何将设计环境传送给NC Verilog – 周期(cycle)仿真

课程内容(三) • 逻辑综合的介绍 – 简介 – 设计对象 – 静态时序分析 (STA) – design analyzer环境 – 可综合的HDL编码风格 • 可综合的Verilog HDL – Verilog HDL中的一些窍门 – Designware库 – 综合划分 • 实验 (1)

课程内容(四) • 设计约束（ Constraint） – 设置设计环境 – 设置设计约束 • 设计优化 – 设计编译 – FSM的优化 • 产生并分析报告 • 实验 (2)

课程内容(五) • 自动布局布线工具(Silicon Ensemble)简介

课程安排 • 共54学时 • 讲课，27学时 (18) – Verilog (5) – Synthesis (3) – Place &Route (1) • 实验，24学时 – Verilog (5) – Synthesis (2) – Place &Route (1) • 考试，3学时

参考书目 • Cadence Verilog Language and Simulation • Verilog-XL Simulation with Synthesis • Envisia Ambit Synthesis • 《硬件描述语言Verilog》清华大学出版社，Thomas &Moorby，刘明业等译，2001.8

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