2016年广西桂林电子科技大学通信电子电路及EDA技术考研真题B卷.doc

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一、选择题（每题2分，共10分）

2016 年广西桂林电子科技大学通信电子电路及 EDA 技术考研真题 B 卷通信电子电路一、填空题（每空1分，共14分） 1. 理想的LC谐振回路的矩形系数是，单LC谐振回路的矩形系数是。 2. 设丙类高频功放开始工作于临界工作状态，则：单独增大集电极直流电源电压Ec（其他参数不变）时，功放将进入工作状态；单独增大负载R（其他参数不变）时，功放将进入工作状态。 3. 振幅平衡条件是环路增益 ( )oT   ，相位平衡条件是 ( o   T ) 4. 混频器框图如图所示。设输入信号是载频 100MHz Lf   ，本振频率 cf   、最大频偏 102MHz mf  ，则 If = f c 100kHz f 号，混频器输出取低中频： I mf  = kHz。 f L 。的 FM 信 MHz， 5. AM 信号的载波频率为 100kHz，载波振幅为 10V，调制信号频率为 10kHz。则 AM 信号带宽为 kHz，AM 信号载波分量消耗在单位电阻上的功率为 W。 6. 已知调制信号为 u t U   ( ) cos2   3 10 t ，调相指数 10pm ，此时 PM 波的带宽是 kHz。若 U 、调制信号频率F增大一倍，此时PM波的带宽变为 kHz。 7. 锁相环路包含、和鉴相器。二、计算题（每题12分，共36分） 1. 谐振回路如图所示。设电感的损耗忽略不计，信号源接在电感线圈的中心抽头，信号源的幅度为 5mA，信号源内阻 sR  5kΩ ， 200pF C  L ， 1 L 2  10μH ，负载电阻 LR  20kΩ 。（1）画出阻抗变换等效后的等效电路；（2）计算谐振频率 0f ；（3）回路的总电导 g ；（4）计算有载品质因数 LQ ；（5）计算回路的通频带 B 。

2. 下图所示 LC 正弦波振荡电路，图中 bC 、 eC 为旁路电容， 1 15kΩ bR  ， 2 bR  7.5kΩ ， cR  2.7kΩ ， eR  2kΩ ， 1 C  500pF ， 2 C  1000pF ， 3 C  30pF ， 2.5μH L  。（1）画出交流等效电路；（2）说明振荡器的类型以及振荡器振荡的条件；（3）计算振荡频率 sf ；（4）计算反馈系数 F。 3. 某 FM 调制器的调制灵敏度 5kHz/V ，调制信号 ( ) u t   2cos(2   2000 ) t ，载波 cu t ( ) 10cos(4    6 10 ) t fk  。试求：（1）瞬时频偏 ( ) t ；（2）瞬时相移 ( )t ；（3）调制指数 fm ； f （4）FM 信号的带宽；（5）瞬时相位 ( )t ；（6） FMu 的数学表达式。 EDA 技术一、选择题（每题 2 分，共 10 分） 1．下面属于 Verilog HDL 线网型变量的是（） A、 reg B、 integer C、 time D、wire 2．下列不属于常用电阻封装的是（） A、 0402 B、 0805 C、AXIAL0.4 D、 SIP2 3．常用的“DIP16”封装，第一脚与第二脚之间的间距为( ) A、2mm B、1.5mm C、100mil D、150mil

4．在进行 PCB 设计时，下面那个层定义了印制板的外围大小： A、keepoutlayer B、multilayer C、topoverlay D、bottomlayer 5．当下载程序到 CPLD 中，是将数据写入到 CPLD 的（） A、SRAM 二、填空题（每题 2 分，共 14 分） B、EPROM C、E2ROM D、FLASH 1．多条块赋值语句一般以关键词 begin 开始，以关键词结束。 2．状态机按信号输出方式分，有米利型和型两种。 3．阻塞赋值语句的操作符是，非阻塞赋值语句的操作符是。 4．对于“a=b?d:c”，若 b=1’b0,d=1’b1,c=1’b0，则 a= 。 5．Verilog HDL 中对于边沿的描述，用关键词 posedge 描述上升沿，以关键词描述下降沿。 6．函数内部可以调用函数，函数的返回值有个。 7．Verilog 语言以关键词定义常数。三、EDA 名词解释（10 分）写出下列缩写的中文含义： ASIC： FPGA： CPLD： EDA： IP： RTL： SOPC： LPM： IEEE： ISP：四、阅读以下程序并回答问题（每空 2 分共 16 分） 1. 阅读程序填空（8 分） module negation(); reg [3: 0] rega, regb; reg [3: 0] bit1,bit2; reg log1,log2; initial begin rega = 4'b1011; regb = 4'b0000; end initial fork #10 bit1 = ~rega; #20 bit2 = ~regb; #30 log1 = !rega; #40 log2 = !regb; #50 $finish; join

endmodule 程序运行后 bit1= ，bit2= ，log1= ，log2= 。 2．阅读程序填空(8 分) R; module MULT4B(R,A,B); output[7:0] R; input[4:1] A,B; reg [7:0] integer i; always@(A or B) begin R=0; for (i=1;i<=4;i++) if(B[i]) R=R+(A<<(i-1)); end endmodule 若 A= 4'b1011，B= 4'b1010，程序运行，第 2 次循环后 R= ，第 3 次循环后第 1 次循环后 R= R= ，第 4 次循环后 R= 。

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