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《数字逻辑电路分析与设计》课外设计制作 “绅士厕所”总结报告.docx

发布时间：2022-06-09 发布人：admin 分类：说明书 资料大小：0.40M 资料格式：docx 举报 版权申诉
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    《数字逻辑电路分析与设计》课外设计制作 总结报告 题目 (C )： 绅士厕所 二零一八年 一 月 三十 日 一、电路工作原理 1.D 触发器 （1）D 触发器 触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成 多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在 数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"， 在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
    触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触 发两种。D 触发器在时钟脉冲 CP 的前沿（正跳变 0→1）发生翻转，触发器的次 态取决于 CP 的脉冲上升沿到来之前 D 端的状态，即次态=D。因此，它具有置 0、 置 1 两种功能。由于在 CP=1 期间电路具有维持阻塞作用，所以在 CP=1 期间，D 端的数据状态变化，不会影响触发器的输出状态。 D 触发器的方程： （2）D 触发器的原理 SD 和 RD 接至基本 RS 触发器的输入端，它们分别是预置和清零端，低电平 有效。当 SD=1 且 RD=0 时(SD 的非为 0，RD 的非为 1，即在两个控制端口分别从 外部输入的电平值，原因是低电平有效)，不论输入端 D 为何种状态，都会使 Q=0， Q 非=1，即触发器置 0；当 SD=0 且 RD=1(SD 的非为 1，RD 的非为 0）时，Q=1，Q 非=0，触发器置 1，SD 和 RD 通常又称为直接置 1 和置 0 端。我们设它们均已加 入了高电平，不影响电路的工作。 工作过程如下： 1）CP=0 时，与非门 G3 和 G4 封锁，其输出 Q3=Q4=1，触发器的状态不变。 同时，由于 Q3 至 Q5 和 Q4 至 Q6 的反馈信号将这两个门打开，因此可接收输入信 号 D，Q5=D，Q6=Q5 非=D 非。 2）当 CP 由 0 变 1 时触发器翻转。这时 G3 和 G4 打开，它们的输入 Q3 和 Q4 的状态由 G5 和 G6 的输出状态决定。Q3=Q5 非=D 非，Q4=Q6 非=D。由基本 RS 触 发器的逻辑功能可知，Q=Q3 非=D。 3）触发器翻转后，在 CP=1 时输入信号被封锁。这是因为 G3 和 G4 打开后， 它们的输出 Q3 和 Q4 的 状态是互补的，即必定有一个是 0，若 Q3 为 0，则经 G3 输出至 G5 输入的反 馈线将 G5 封锁，即封锁了 D 通往基本 RS 触发器的路径；该反馈线起到了使触发 器维持在 1 状态和阻止触发器变为 0 状态的作用，故该反馈线称为置 1 维持线， 置 0 阻塞线。Q4 为 0 时，将 G3 和 G6 封锁，D 端通往基本 RS 触发器的路径也被 封锁。Q4 输出端至 G6 反馈线起到使触发器维持在 0 状态的作用，称作置 0 维持 线；Q4 输出至 G3 输入的反馈线起到阻止触发器置 1 的作用，称为置 1 阻塞线。
    因此，该触发器常称为维持-阻塞触发器。 总之，该触发器是在 CP 正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后 输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发 器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 /span>。 由基本 RS 触发器的逻辑功能可知，Q=Q3 非=D。 （3）D 触发器的应用 D 触发器应用很广，可用做数字信号的寄存，移位寄存、计数器、分频和波形发 生器等。 ①位移寄存器 D 触发器可用以构成一种被称为位移寄存器的逻辑电路。 ②计数器 计数器是一种用以累加所收到的时钟脉冲(计数脉冲)的个数的逻辑电路。用 D 触发 器可以很方便地构成这种电路。 2.555 元器件 （1）基本构造组成 555 时基电路是一种应用十分广泛的模拟-数字混合式（即双极型）集成电路， 具有定时精度高、温度漂移小、速度快、能与数字电路直接连接等优点。对于 555 时基电路，它的应用十分广泛，可以组成稳定的无稳态振荡器、单稳态触发 器、双稳态 RS 触发器等电路。其内部一共集成了 21 个晶体三极管、4 个晶体二 极管和 16 个电阻器，组成了两个电压比较器、一个 R-S 触发器、一个放电晶体 管和一个由 3 只全等电阻组成的分压器。 555 时基集成电路的功能方框图见下图：
    图中，C1 和 C2 是两个高增益电压比较器，它们的输出端分别接到触发器的 R 端（置“0”端）和 S 端（置“1”端）；TD 是放电晶体管；3 个 5K 电阻组成 分压器，555 的名称可能就是因此而得）。其中 C1 为上比较器，C2 为下比较器。 R1=R2=R3=5KΩ，由于分压原理，555 元件的 5 脚（控制端 VC）电位稳定在 2VDD/3 上，6 脚是阈值输入端 TH。同理可得，下比较器 C2 旁的 2 脚（TR）的 电位固定在 VDD/3 上。C1 和 C2 的输出端分别连接 RS 电路的复位端和置位端， 以控制输出端电平和放电管的导通和截止。6 脚输入电位大于等于 2VDD/3 时， C1 输出高电平，触发器复位，3 脚输出低电平，此时放电管 VT 导通，7 脚和 1 脚被短接。2 脚电平小于或等于 VDD/3 时，触发器置位，C2 输出高电平，VT 管截止，7 脚和 1 脚断路。 实际的 555 元件 真值表 （2）555 用作延时/振荡电路 555 定时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器 上的电压，以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微 秒到数十分钟的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触 发器等脉冲产生或波形变换电路。 （1）单稳态电路
    单稳态电路是具有一个稳定状态的电路。稳定时，时基电路处在复位态，输出端 ３脚为低电平，此时７脚也处在低电平，所以定时电容 Ct 无法通过定时电阻 Rt 放电。 如果在输入端输出一个负脉冲触发信号 V1，使５５５触发端的２脚获得一个小 于 VDD/3 的低电平触发信号，根据前面的内部结构图和真值表，可知时基电路 置位，输出脚３跳变为高电平，电路即翻转进入暂态；同时５５５内部晶体管截 止，７脚被悬空（即虚高），７脚也为低电平，此时 C1 储存的电解除对 Ct 的 封锁，正电源 VDD 通过 Rt 向 Ct 充电，使阈值端６脚电平不断升高，当升至２ VDD/3 时，由真值表知，时基电路复位，３脚与７脚恢复低电平，暂态结束， 电路翻回稳态。此时 Ct 储存的电荷通过５５５内部的放电晶体管对地放电，为 电路下次触发翻转做准备。 电路暂态时间ｔ即３脚输出高电瓶的时间由 Ct 上的电压从０充电到 2VDD/3 的 时间，满足下式： ΔV=2VDD/3=VDD(1-e-t/RtCt) 即：t=-RtCtln(1/3)≈1.1RtCt （2）无稳态电路
    无稳态电路是没有固定稳态的电路，时基电路始终处在置位和复位的反复交替中， 输出脚３的输出波形近似为矩形波。因为矩形波的高次谐波非常丰富，因此也叫 自激多谐振荡电路。 电路如图，当初次通电时，因电容 C1 两端电压不能突变，５５５的２脚为低电 平，由真值表可知，时基电路置位，即３脚为高电平，内部放电晶体管截止，７ 脚被悬空。此时正电源 VDD 通过 R1、R2 向 C1 充电，经过时间 t1，C1 两端电 压即阈值端（６脚）电平升至 2VDD/3，这时时基电路反转复位，３脚输出低电 平，同时北部放电晶体管导通荷通过 R2 向７脚放电，使 C1 两段电压即５５５ 的触发端２脚电平下降，经过时间 t2 后降到 VDD/3，完成一个周期。 此后，时基电路又翻转置位，３脚又为高电平，７脚再次悬空，如此周而复始， C1 不断充电和放电，电路引起振荡。 ３脚输出高电平即 C1 的充电时间： t1=-(R1+R2)C1ln[(VDD-2VDD/3)(VDD-VDD/3)]≈0.693(R1+R2)C1 ３脚输出低电平即 C1 的放电时间：t2=-R2C1ln[(VDD-2VDD/3)(VDD-VDD/3)] ≈0.693R2C1 振荡周期为： T=t1+t2=0.693(R1+2R2)C1 振荡频率为： f=1/T=1.44/(R1+2R2)C1 二、设计方案
    1.555 时基电路组成基本形式的振荡器 （1）设计要求 由 555 脉冲电路产生时钟信号 CP。 （2）仿真电路 （3）设计解释 此振荡电路使用了 555 无稳态电路原理，电容取 0.1uF。R1 与 R2 串联形成 充电电阻，R2 单独构成放电电阻。根据公式 f=1.44/(R1+2R2)C，f 确定为 1kHz 可对 R1、R2、C 形成限制。查阅常用电容、电阻，最终选定 1K，电路图如上图 所示。 用虚拟示波器仪器连接 555 的输出波形，调节时间栅格为 1ms，可以看到输出图 形 正 好 为 一 个 时 钟 信 号 CP ， 说 明 本 设 计 电 路 ， 达 到 了 题 目 设 计 要 求 。
    2.核心器件 D 触发器 （1）设计要求 PR 端接高电平。时钟信号 CP 由 555 脉冲电路产生，在开关闭合打开输入信号时， D 触发器自动完成翻转。 （2）仿真电路
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