学习经验的总结之二：AXI4-Stream协议协议 FPGA学习经验的总结之二： AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模 一、接口信号描述 二、握手机制 只有当VALID和READY同时为高时，才能进行传输。 VALID和READY信号的先后顺序有一下三种形式： 2.1VALID早于READY信号 2.2READY信号早于VALID信号 2.3 VALID信号与READY信号同时 三、基本事务 AXI4-Stream跟AXI4的区别就是AXI4-Stream去除了地址线，这样就不涉及读写数据的概念了，只有简单的发送与接收说法， 减少了延时。由于AXI4-Stream协议（amba4_axi4_stream_v1_0_protocol_spec.pdf）没有时序图，因此，我使用XILINX公 司的产品指导手册（pg007_srio_gen2_v3_1.pdf）里的一个时序图来演示AXI4-Stream各个信号的关系。如下图所示： 上图中，tready信号一直处于高电平，表示从设备做好了接收数据准备。tvalid变为高电平的同时，tdata、tkeep、tuser也同时 进行发送。在tdata最后一个字节数据时，tlast发送一个高电平脉冲。数据发送完成后，tvalid变为低电平。这样一次传输就完 成了。