数字时钟课程设计报告.doc-资料库

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一．设计题目数字时钟仿真设计二．主要内容设计一个具有时、分、秒的十进制数字显示的计时器。三．具体要求（1）设计一个具有时、分、秒的十进制数字显示的计时器。（2）具有手动校时、校分的功能。（3）通过开关能实现小时的十二进制和二十四进制转换。（4）具有整点报时的功能，应该是每个整点完成相应点数的报时，如 3 点钟响 3 声. 四．进度安排第一天上午：介绍设计所用仿真软件；布置任务，明确课程设计的完整功能和要求。下午：图书馆查阅资料。第二天全天：消化课题,了解设计要求，明确被设计系统的全部功能。第三天全天：确定总体设计方案，画出系统的原理框图。第四天全天：绘制单元电路并对单元电路进行仿真。第五天全天：分析电路，对原设计电路不断修改，获得最佳设计方案。第六天上午：完成整体设计并仿真验证。下午：准备课程设计报告。第七天上午：对课程设计进行现场运行检查，给出实践操作成绩。五．成绩评定成绩分为三部分：考勤占 30%，实践操作占 40%，课程设计报告占 30%。

数字时钟仿真设计一．设计内容设计一个具有时、分、秒的十进制数字显示的计时器。二．设计目的与要求（1）设计一个具有时、分、秒的十进制数字显示的计时器。（2）具有手动校时、校分的功能。（3）通过开关能实现小时的十二进制和二十四进制转换。（4）具有整点报时的功能，应该是每个整点完成相应点数的报时，如 3 点钟响 3 声. 三．设计原理数字时钟由振荡器、分频器、计数器、译码现实、报时等电路组成。其中，振荡器和分频器组成标准信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用六十进制的“秒计数器”，每累计 60s 就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用六十进制计数器，每累计 60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用二十四进制或十二进制计时器，可实现对一天 24h 或 12h 的累计。译码显示电路将“时”、“分”、“秒” 计数器的输出状态通过六位七段译码器显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。数字时钟的原理框图如图 1 所示。时显示器分显示器秒显示器时计时器时计时器时计时器校时控制电路校分控制电路报时晶振分频图 1 四．设计器材及说明芯片：74LS160（引脚图如图 2 所示）﹑74LS192（引脚图如图 3 所示）﹑ 与门﹑非门﹑与非门其他器材：导线若干﹑蜂鸣器﹑秒脉冲时钟源﹑开关 3 个 - 1 -

图 2 图 3 五．设计过程 1.秒脉冲产生电路 2.计数器电路秒脉冲产生电路用一个 1Hz 的秒脉冲时钟信号源代替。整个计数器电路由秒计数器、分计数器和时计数器串联而成。秒脉冲信号经过 6 级计数器，分别得到秒个位、秒十位。分个位、分十位以及时个位、时十位的计时。显示 6 位的“时”、“分”、“秒”需要 6 片中规模的计数器。其中，秒计数器和分计数器都是 60 进制，时计数器喂二十四/十二进制，都选用 74ls160 来实现。实现的方法采用反馈清零法。 ①六十进制计数器电路秒计数器和分计数器各由一个十进制计数器（十位）和一个六进制计数器（十位）串接组成，形成两个六十进制计数器，其中个位奇数器接成十进制形式。十位计数器选择 QB 与 QC 端做反馈端，经与非门输出至控制清零端 CLR，接成六进制计数形式（计数至 0110 时清零）。个位于十位计数器之间采用同步级联复位方式，将个位计数器的仅为输出端 RCO 接至十位计数器的时钟信号输入端 CLK，完成个位对十位计数器的进位控制。将十位计数器的反馈清零信号经非门输出，作为六十进制的进位输出脉冲信号，即当计数器至 60 时，反馈清零的低电平信号输入 CLR 端，同时经非门变为高电平，在同步级联方式下，控制高位计数器的计数。 - 2 -

图 4 如图 4，I01-I04 是个位数码管的显示输出端，IO5-IO8 是十位数码管的显示输出端， IO9 接电源，给两个芯片的使能端提供高电平，IO10 在此电路作为秒计数电路时接秒信号产生电路，作为分计数电路时接秒计数电路提供过来的仅为信号（即戒指秒计数器的 CLR 端）。IO11 作为低位计数器的仅为输出，与高电位计数器的时钟信号端相连。 ②二十四/十二进制计数电路图 5 创建如图 5 所示的电路，IO1-IO4 是个位数码管的显示输出端，IO5-IO8 是市委数码管的现实输出端，IO9 接电源，给两个芯片的使能端提供高电平，IO10 接分计数电路提供过来的进位信号（即接至分计数器的 CLR 端）。IO11 连接了两个计数器的清零端，因此可以通过双向开关接 IO12 和 IO13 以实现对与非门的选择，从而完成进制的转换。分计数器需要的是一个二十四/十二进制转换的递增计数电路。个位和十位计数 - 3 -

器均连接成十进制计数形式，采用同步级联复位方式。将个位计数器的进位输出端 RCO 接至十位计数器的时钟信号输入端 CLK，完成个位对十位计数器的进位控制。若选择二十四进制，十位计数器的输出端 QB 和个位计数器的输出端 QC 通过与非门控制两片计数器的清零端 CLR，当计数器的输出状态为 00010010 时，立即反馈清零，从而实现十二进制递增计数。两个与非门通过一个双向开关接至两片计数器的清零端 CLR，单击开关就可选择与非门的输出，实现二十四进制或十二进制递增计数的转换。 3.校时、校分电路在精度要求不高时，可以采用两个双向选择开关将秒脉冲直接引入时计数器和分计数器即可实现功能。此时，低位计数器的进位信号输出端需通过双向选择开关的其中一选择端接至高位计数器的时钟信号端，开关的另一选择端接秒脉冲信号，当日常显示时间时，开关拨向低位计数器的仅为信号输出端；调时调分时拨向秒脉冲信号，这样可使计数器自动跳至所需要校队的时间。 4.报时电路创建如图 6 所示电路。图 6 两个计数器采用同步级联方式连接，即使个位报时计数器的借位端 BO 接至是为保时计数器的减计数控制端 DOWN。IO1-IO4 将时计数器的各位输出引入作为报时计数器各位的预置数，IO5-IO8 将时计数器的十位输出引入作为报时计数器十位的预置数。同时根据 74LS192 的功能表，IO9 接电源，，给两个芯片的加计数控制端提供高电平。IO10 接地，给两个芯片的清零控制端提供低电平。IO11 连接分计数器的分进位信号输出端，两片报时计数器的输出端通过一个 8 输入或门输出一个信号给输出端口 IO12，当两计数器都减为 0 时，可以向外输出低电平以关闭使蜂鸣器工作的与门。与门的输出反馈给端口 IO13，给报时计数器电路提供计数脉冲， - 4 -

从而实现蜂鸣器每响一次报时计数器正好减 1，完成整点点数的报时。 5.总电路设计如图 7 图 7 六．设计结果及分析（1）启动仿真电路，可观察到数字时钟的秒位开始计时，计数到 60 后复位到 0，并进位到分计时电路。（2）观察到数字时钟的分位开始计时，计数到 60 后复位为 0，并进位到时计时电路（3）开关 J1 可控制时计时电路的二十四进制或十二进制计数方法的选择。单击控制键“A”，可实现计数方式的转换。（4）控制键“B”、“C”可控制将秒脉冲直接引入时、分计数器，从而实现校时和校分功能。（5）出现整点，即时计数器出现变化时，蜂鸣器会发出相应点数的报时。七．设计体会通过此次课程设计，总体来说，收获颇丰，无论是在培养自己的实验动手能力还是培养自己的性情方面。在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接六进制,十进制,六十进制的进位及二十四进制和是二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了。在开始的设计和最后的调试过程是漫长的，有时我们为了一个问题要找很长时 - 5 -

间，甚至要熬夜、顾不上吃饭等，我们既要在计算机前收集资料，又要在实验室验证，这个过程非常辛苦，但是也非常快乐。最后我们通过两个星期的艰苦奋斗，终于完成了数字时钟电路的设计，并调试成功，为此我们感到无比的自豪。八．参考书目《数字逻辑电路实验及课程设计指导书》自编《电子技术基础数字部分》第五版《基于 Multisim 10 的电子仿真实验与设计》王连英主编《数字电路课程设计与实验》康华光主编李维主编 - 6 -

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