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xilinx最新FIFO Generator v13.2 中文版.pdf

发布时间：2022-05-30 发布人：admin 分类：说明书 资料大小：10.78M 资料格式：pdf 举报 版权申诉
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    2019/8/4 1.pdf.html FIFO Generator v13.2 LogiCORE IP产品指南 Vivado设计套件 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html 1/92
    2019/8/4 1.pdf.html 介绍 Xilinx LogiCORE™IP FIFO发生器核心是 完全验证的先进先出（FIFO）存储器需要 按顺序的应用程序的队列存储和检索。核 心提供了一个所有FIFO配置的优化解决方 案并提供最高性能（最高500 MHz）同 时利用最少的资源。通过Vivado®设计套 件交付，您可以自定义宽度，深度，状态 标志，内存类型和写/读端口纵横比。 FIFOGenerator核心支持Native接口 FIFO，AXI存储器映射接口FIFO和AXI4- Stream接口FIFO。本地接口FIFO核心针对 缓冲，数据宽度转换和时钟域解耦应用程 序，提供有序存储和检索。 AXI存储器映射和AXI4流接口FIFO源自 Native接口FIFO。三个AXI内存映射界面 风格可供选择：AXI4，AXI3和 AXI4-精简 版。 有关每个功能的更多详细信息界面，请参 阅第1章中的功能摘要。 知识产权事实 LogiCORE IP事实表 核心细节 支持的 设备 家庭（1） 支持的 用户界面 资源 设计文件 例 设计 试验台 约束 文件 模拟 模型 支持的 S / W驱动程序 设计入门 模拟（3） 合成 UltraScale™架构，Zynq®-7000,7系列 UltraScale +™系列， Native,AXI4-Stream,AXI4,AXI3,AXI4-Lite 性能和资源利用率网页 提供核心 加密RTL VHDL VHDL XDC Verilog行为（2） N / A 经过测试的设计流程 （4） Vivado设计套件 对于其他支持的模拟器，请参见Xilinx 设计工具：发行说明指南。 Vivado综合 支持 Xilinx在Xilinx支持网页上提供 笔记： 1.有关支持的设备的完整列表，请参阅Vivado IP 目录。 2.行为模型不模拟同步延迟。 详细信息请参见第4章中的模拟。 3.FIFO Generator内核支持UniSim仿真模型。 4.有关支持的工具版本，请 参阅Xilinx设计 工具：发行说明指南。 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 产品规格 4 2/92
    2019/8/4 1.pdf.html 第1章 概观 FIFO Generator内核是一个完全验证的先进先出内存队列，可用于任何内存 应用程序需要 有序存储和检索，实现高性能和区域优化设计。该内核为所有FIFO配置提供优化的解决方案 并在使用最少资源的同时提供最高性能（最高500 MHz）。 该内核支持Native接口FIFO，AXI内存映射接口FIFO和AXI4-Stream接口FIFO。AXI存储器映 射和AXI4-Stream接口FIFO是派生自Native接口FIFO。三种AXI Memory Mapped接口样式 可用：AXI4，AXI3和AXI4-Lite。 该核心可以使用IP目录中的Vivado IP定制器作为完整定制已实施控制逻辑的解决方案，包括 读取和管理写指针和生成状态标志。 注意：存储器映射接口FIFO和AXI4-Stream接口FIFO称为“AXI” FIFO“贯穿本文档。 本机接口FIFO 可以自定义Native接口FIFO以利用Block RAM，分布式RAM或 一些FPGA系列中可用的内置 FIFO资源，可创建高性能，区域优化的FPGA设计。 标准模式和First Word Fall Through是两种可用的操作模式 本机接口FIFO。 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 五 3/92
    2019/8/4 1.pdf.html 第1章：概述 RD_EN empty alomost_empty prog_empty 读代理 DOUT [M：0] 有效 潜流 rd_data_count [Q：0] prog_empty_thresh_assert prog_empty_thresh_negate prog_empty_thresh sbiterr dbiterr X-Ref目标 - 图1-1 WR_CLK rd_clk 写代理 wr_en full alomost_full Prog_full DIN [N：0] 写时钟 域 读时钟 域 wr_ack 溢出 wr_data_count [P：0] prog_full_thresh_assert prog_full_thresh_negate prog_full_thresh injectsbiterr injectdbiterr 强制性 可选的 可选的边带 wr_rst RST rd_rst 图1-1：本机接口FIFO信号图 AXI接口FIFO AXI接口FIFO来自Native接口FIFO，如图1-2所示。三 提供AXI内存映射接口样式：AXI4，AXI3 和AXI4-Lite。此外 由Native接口FIFO支持的应用程序，AXI FIFO也可用于AXI 系统总线和点对 点高速应用。 AXI接口FIFO不支持内置FIFO和移位寄存器FIFO配置。 在本机接口FIFO支持的相同应用程序中使用AXI FIFO你需要连接到其他AXI功能。AXI FIFO可以 通过集成到系统中使用IP集成商。请参阅“ Vivado Design Suite用户指南：设计IP子系统” 使用 IP Integrator （UG994）[参考5] 了解更多详情。 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 6 4/92
    2019/8/4 1.pdf.html 第1章：概述 X-Ref目标 - 图1-2 s_aresetn s_aclk * v a l i d *准备 *数据 *频闪 *持续 *用户 *ID --- AXI4 MASTER AXI4 SLAVE WR_CLK rd_clk RST wr_en 充分 空 RD_EN DIN [N：0] 写时钟 读时钟 域 域 DOUT [N：0] 溢出 wr_data_count [P：0] prog_full prog_full_thresh injectsbiterr injectdbiterr 强制性 可选的边带 图1-2：AXI FIFO推导 AXI4 MASTER 潜流 rd_data_count [Q：0] prog_empty prog_empty_thresh sbiterr dbiterr m_aclk *有效 *准备 *数据 *频闪 *持续 *用户 *ID --- AXI4 SLAVE X12629 AXI接口协议使用双向valid和就绪握手机制。该信息源使用valid 信号来显示有效数据或 控制信息 的时间可在频道上找到。信息目的地使用就绪信号来显示何时它可以接受数据。 图1-3 显示了写入和读取的示例时序图对AXI4-Stream FIFO的操作，以及图1-4给出了一个 示例时序图 写入和读取操作到AXI存储器映射接口FIFO。 图1-3：AXI4-Stream FIFO时序图 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 7 5/92
    2019/8/4 1.pdf.html 第1章：概述 图1-4：AXI存储器映射接口FIFO时序图 在图1-3 和图1-4中，信息源生成有效信号指示数据何时可用。目的地生成就绪信号以指示 它可 以接受数据，只有当有效和准备时才进行传输 信号很高。 因为AXI FIFO源自Native接口FIFO，所以在它们之间大部分行为都很常见 。该读信号是基于FIFO 的空间可用性产生并保持高电平以允许写入FIFO。只有当FIFO中没有空间来执行额外的写操作 时，才会将就绪信号拉低。有效信号是基于FIFO中数据的可用性而产生的，并且保持在较高的 位置以允许从FIFO执行读取。只有在没有可从FIFO读取的数据时，才会将有效信号拉低。信息 信号被映射到本地接口FIFO的DIN和Dout总线上。通过连接所述axi接口的所有信息信号来确定 所述axi FIFO的宽度。所述信息信号包括除有效和现成握手信号以外的所有axi信号。 AXI FIFO仅在First-Word Fall-Through模式下运行。第一个词落空 （FWFT）功能提供了查看 FIFO中可用的下一个字的能力没有发出读操作。当FIFO中的数据可用时，第一个字落下通过 FIFO并自动出现在输出数据总线上。 注意：对于AXI接口，当复位输入时，核心内部会自动启用安全电路 总是异步的。 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 8 6/92
    2019/8/4 1.pdf.html 功能摘要 第1章：概述 共同特征 • • • 独立或公共时钟域 • 支持Native，AXI4-Stream，AXI4，AXI3和AXI4-Lite接口 FIFO深度高达131,072字 VHDL示例设计和演示测试平台演示IP核设计 流，包括如何实例化和模拟它 • 可使用Xilinx Vivado IP Catalog定制器完全配置 本机FIFO特定功能 • • 对称或非对称宽高比（读写端口比率范围为1：8 FIFO数据宽度为1到1024位 到8：1） • 同步或异步复位选项 • • • 可选存储器类型（Block RAM，分布式RAM，移位寄存器或内置FIFO） 可选择以标 准或第一字直通模式（FWFT）操作 Full和Empty状态标志，以及用于指示的Almost Full和Almost Empty标志 一个字左 • 可编程满状态和空状态标志，由用户定义的常量或专用设置输入端口 • 可配置的握手信号 • 汉明错误注入和校正检查（ECC）支持Block RAM和内置FIFO配置 • 软ECC支持Block RAM FIFO（高达64位数据宽度） • 嵌入式寄存器选项，用于Block RAM和内置FIFO配置 • 动态电源门控和ECC流水线寄存器支持UltraScale™架构内置FIFO配置 AXI FIFO功能 FIFO数据宽度： • AXI流：1到4096位 ° FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 9 7/92
    2019/8/4 1.pdf.html 第1章：概述 AXI4 / AXI3：32,64 ....... 1024（2的倍数）位 AXI4-Lite：32位，64位 ° ° • 支持AXI内存映射和AXI4-Stream接口协议 - AXI4，AXI3， AXI4-Stream和AXI4-Lite • 对称纵横比 • 异步低电平有效复位 可选配置类型（FIFO，寄存器片或直通线） • • 可选内存类型（Block RAM或分布式RAM） • 可选应用类型（数据FIFO，数据包FIFO或低延迟FIFO） 数据包FIFO功能仅适用于通用/独立时钟AXI4-Stream FIFO和公共时钟AXI4 / AXI3 FIFO ° • 以First-Word Fall-Through模式（FWFT）运行 • 基于AXI信号选择和数据和地址自动计算FIFO宽度宽度 • • 汉明错误注入和校正检查（ECC）支持Block RAM FIFO配置 可配置的可编程满/空标志作为边带信号 本机FIFO功能概述 时钟实现和操作 FIFO Generator内核可以使FIFO独立或配置FIFO用于写入和读取操作的公共时钟域。独立 时钟配置FIFO Generator内核使您可以在写入时实现唯一的时钟域并读取端口。FIFO Generator内核处理时钟之间的同步域，对相位和频率没有要求。当数据缓冲在一个单一的 需要时钟域，FIFO Generator核心可用于生成核心优化对于那个单一的时钟。 内置FIFO支持 该FIFO生成核心支持的UltraScale，ZYN q ® -7000和7系列器件内置 FIFO宏，通过级联内 置FIFO来创建大型FIFO 宽度和深度。该内核通过使用FPGA扩展了内置FIFO的功能用于创 建未在内置FIFO宏中实现的可选状态标志的逻辑。对于例如，PROG_FULL和PROG_EMPTY 等可编程标志派生自 ALMOSTFULL和ALMOSTEMPTY。内置的错误纠正检查（ECC）功能 FIFO Generator v13.2 PG057 2017年10月4日 file:///F:/迅雷下载/1.pdf.html www.xilinx.com 10 8/92
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