匮亟墓壁堕受圆PLD CPLD FPGA应用 竺!曼!!曼!!曼!鼍曼!!!曼苎!曼苎!曼!曼曼!曼!曼!!!!!曼皇!!!!曼!!!!!鼍!!皇!!!!!曼!!曼I —I!曼曼曼!!曼皇!曼曼曼!!!!!蔓 文章编号：1008--0570(2008)10-2-0173-03 基于FPGA快速位同步的实现 Realization of a Fast Bit Synchronization Based on FPGA (1冲国石油大学北京；2．南京理工大学)徐彦凯l双凯l单纪文2 XU Yan．kai SHUANG kai SHAN Ji-wen 摘要：介绍了传统的超前一滞后型数字锁相环提取位同步信号的原理．提出了一种改进的简单快速的位同步FPGA实现方法．该方法 首先在输入码元出现的半周期内得到码元与位同步信号的相位差，在附加门、扣除门的有效时间内，该相位差控制附加、扣除脉冲的个 数，使输入码元与位同步信号快速达到同步。阐述了实现方案和模块设计，并用VHDL语言编程实现，max01usⅡ下编译、综合、仿真、下 载到FPGA芯片。仿真及实验表明：位同步建立时间只需一个码元周期'位同步快速实现。 关键词：位同步；超前一滞后型数字锁相环；FPGA；vHDL 中图分类号：TN911 文献标识码：B Abstract：This paper introduces the principle of traditional Lead-lag digital phase-locked loop(LL-DPLL)．A improved method of bit synchronization based on FPGA iIS presented．Phase difierence between the signal and the output is got in haft code period．Using the phase difference controls the number of adding or deleting pulses in the corresponding gate?S enable time．Fast bit synchronization is realized．And the paper describes the project and modules based on FPGA，which programmed with VHDL，and compiled and simu．- lated with maxplusⅡ．The simulation has shown t}1．at bit synchronization setting—uD time iS short and needs onb one code period． Key words：bit synchronization；Lead-lag digital phase-locked loop；field progrannnable gate array(FPGA)；VHSIC hardware description language(V]田口L1 1引言 同步是数字通信系统中非常重要的技术。一般数字通信系 统要实现多种同步功能才能实现正确的数据通信任务，而位同 步是其中的一种。对于位同步，通常采用插入导频法和直接法 两种方案来实现。插入导频实现位同步需要占用宝贵的频带资 源．一般不常用。直接法是从数字信号流中提取位同步信息，分 为滤波法和锁相法，一般采用数字锁相环实现同步。文献中对 常见的超前一滞后型数字锁相环提取位同步信息进行了比较深 入的研究，但是这类数字锁相环的同步速度比较慢，位同步的 建立仍需一个较长的时间。 本文针对上述不足，提出了改进超前一滞后型数字锁相环 的方法，使得位同步捕获速度有了大幅提高。实验测试表明：该 设计同步捕捉时间极大的缩短，位同步信号快速的提取，并且设 计简单．成本低廉，可广泛应用于数字通信领域。 2数字锁相环工作原理 数字锁相环原理方框图如图1所示。数字锁相器由本地晶 振、附加门、扣除门、N分频器和相位比较器组成。设外输入信 号频率为￡该环路中高速双相时钟源的两路输出频率为Nf，相 位相差为耵，各自送入到附加门、扣除门，经过附加门和扣除门 后相加并输入N分频器。N分频器输出信号lout与外输入信号 fin的相位关系如图2所示．可分为同相、超前、滞后。相位关系 控制输出信号four调整相位的原理为：当同相时，进入N分频 器的是一路双相时钟．分频后输出信号频率为f；当相位超前时。 Qe=’1’、QI=田7，Qc=～1控制扣除门开启，扣除输入到N分频计数 器中的一个脉冲，其结果是N分频器少计一次数，使N分频器 的输出相位滞后21r／N；当相位滞后时，Qc='07、Ql=’1j Q1=～1控 制附加门开启，添加一个脉冲到N分频计数器中，其结果是使N 分频器输出的相位提前2ar／N。随着外信号的不断输入。环路 经过多次调整后最终建立起同步，这种数字锁相环在每次相位 比较时只是添，减一个脉冲，在最坏条件下(环路输出与外信号 相位差为百)，此时锁相环要做N／2次相位调整才能达到锁定， 且最大相位误差为21r，N。 图咽 图1数字锁相环原理方框图 徐彦凯：硕士讲师 万方数据 Q!广——一1 L—— Q1 ●●H■■■■■■■■■■■■■●■■■■_■■■■■●■■●■■___■■_■_■■_■_■■●■●■■■_一 l 图2输出信号lout与外输入信号fin的相位关系 本文改进了上述原理中的添、扣门控制方式。从图2看．如 果相位比较器不仅能测出fout与fin的超前、滞后关系．而且能 @喇问邮局订冁82-蛳360元／-173— 

PLD CPLD FPGA应用 中文核心期刊《微计算机信息》(嵌入式与SOC)2008年第24卷第10-2期 测出超前、滞后的相位值a、b，并把此值作为控制扣除门、附加 BEGIN fq的-tu除、添加脉冲量，使得锁相环调整相位的步长成为可变PROCESS(d_in) 步长，相位调整在尽可能短的H,11"．7内实现，从而可以大幅度地提 BEGIN 高锁定速度。 if d_in'event and d_in=’1’then 3 FPGA实现方案和模块设计 本文采用VHDL语言编程实现，在MAX—PLUS 11开发平台 上编译、综合、仿真、下载到在Ahera公司的FLEXl0KIO系列 FPGA芯片实现了上述数字锁相环的设计。 改进的锁相环的顶层框图如图3所示．主要由双相时钟源 模块DBCLK、鉴相器、N分频器和扣除附加门的控制量产生器 DCO、附加f-j and__gate、扣除门dec_gate、数字微分器A。 ■口 瞳‘E‘* it∞cu Pt刖日t憎 州—0釉roll,1 毂—哺eⅧ■，1 m”■，口目TOm l■*■s∞gq A t}tH■000 t■■N自■I■m●11、■*fl∞＆■■，±■ 图3改进的锁相环的顶层框图 3．1双相时钟源模块DBCLK：输入clk为本地品振输出up与 down是两路相位差为叮T的双相时钟信号是输入elk的4分频。 3．2 N分频器、鉴相器和扣除附加门的控制量产生器DCO： 此模块是该设计的主要模块，功能为：(1)N分频器：即对调整后 ql<=elk—out； q2<=not clk_out： end if； END PROCESS； PROCESS(clk，d—in) BEGIN if clk"event and clk=’1，then if(d—in and clk out)=’1’then aa<=aa+1； else aa<=”000000’’： end if： end if： END PROCESS； ml(0)<=aa(1)and aa(0)； ml(3 downto 1)<=”000”； m<=aa(5 downto 2)+m l； PROCESS(clk_out) BEGIN if clk_out7event and clk—out=勺’then eona<=(m xor”11 11”)+l； end if： END PROCESS； 的信号clkd经过N分频后输出信号fout，即提取出的位同步信 号；(2)相位比较器：比较lout与外输入信号6n的超前、滞后关 END a； 系，输出端为qc，q1，作为控制附加门、扣除门的一个控制信号； (3)扣除附加门的控制量产生器：即计算_}}{超前、滞后虽。具体 实现是在fin的上升沿时开始对本地晶振计数．由图2可看到： 若超前，在fout的第一个下降沿时停止计数，a『5．．01为计数结果， 如仿真图4、图5、图6所示．由于双相时钟的频率是本地晶振的 1，4，超前、滞后量最低位无效，对a【5．．0】处理得到cona[3．．0]，eona 为扣除门的扣除脉冲量，这样可以使最大检测误差为"tr／(2m．即 最大锁定相位误差为百／(2N)；若滞后，在fout的第一个上升沿时 停止计数，b[5．．0]为计数结果，得到conb[3．．0】为附加门的添加脉 冲量。部分VHDL设计程序如下： ENTITY DCO IS PORT( clk，d-in，clkd：in STD—LOGIC； 3．3附加f-j and_gate、扣除f-j dec_gate：附加门和扣除门的 设计类似，输入为一路双相时钟信号、允许计数控制端ld、计 数量D[3．．o]，ld有效时计数，计数时，decp输出有效信号～1，其 它时间输出无效信号仃，从而有效快速的控制加减脉冲数量， 调整相位时间在半个码元时间内实现。 3．4数字微分电路A：在非归零数字信号中不包含时钟分 量，经过微分整流后会有时钟分量。数字微分器实现由非归零码 到归零码的波形变换，是由一个D触发器和一个异或门构成。 4设计仿真 仿真波形如图4、图5、图6所示。图4为超前一同步；图5 为滞后一同步；图6为多次锁定，从仿真波形看到：在没有数据 输入时锁相环处于自由工作状态；一旦有数据流输入或者不同 步，不管哪种情况，在不到半个码元的时间检测到相位差，锁相 a，b ：out STD—LOGIC—VECTOR(5 downto O)； 环凋整相位并在不到半个码元的时间建立起同步，位同步在该 cona,conb ：out STD—LOGIC—VECTOR(3 downto 0)； 码元结束时实现，因此位同步的最长时间为一个码元的时间。 qc，ql，clk2 ：out STD—LOGIC； clk out ：buffer STD—LOGIC)； END DCO； ARCHITECTURE a OF DCO IS SIGNAL q1，q2：STD_LOGIC； ’ SIGNAL aa，bb：STD—LOGIC_VECTOR(5 downto 0)； SIGNAL ffen：STD_LOGIC_VECTOR(4 downto 0)； SIGNAL nl，n，ml，nl：STD_LOGIC—VECTOR(3 downto O)； 一174—3607L／年邮局订阅号：82-946 万方数据 若同步锁定以后即使一段时间内电平不变，同步也可以继续保 持。从图6看到，锁定后出现下一次失锁，到再锁定的时间最长 仍为一个码元的时间。仿真表明：该设计位同步建立时间只需 一个码元周期，位同步快速实现。 5结束语 本文提出了一种快速位同步的实现方案，并采用VHDL语 言进行了系统设计，用FPGA予以实现。该设计的位同步在一 

匦亟墓耍亟圃圆PLD CPLD FPGA应用 I I!!!!苎!!!!!!!!!!!!曼!!!!!!曼!!!!!!!!!!!!!!!!!曼!!曼!!曼!!!!!!!曼!!!!!!!!!!!!!!!!!皇!!!!!曼!!苎曼 个码元时间内实现，捕捉时间短，锁定相位误差小，且电路设言 通讯地址：(102200北京中国石油大学机电工程学院电子系) 进行了系统设计，用FPCA予以实现。该设计的位同步在一个 徐彦凯 码元时间内实现，捕捉时间短。锁定相位误差小，且电路设个码 (收稿日期：2008．08．23)(修稿日期：2008．10．05) 元时间内实现，捕捉时间短，锁定相位误差小，且电路设计简 单。该设计是基于FPGA的模块化没计，便于其他数字系统设 计的移植和集成，因此在其他数字应用系统特别是在基于 FPGA的通信电路中有着重要的意义。 本文作者创新点：在本文中，给出了一种改进的快速位同步 FPGA实现方法，利用码元与位同步信号的相位差控制附加、扣 除脉冲的个数，使位同步在一个码元时间内实现。 图4超前一同步 图6多次锁定 参考文献 【l】李肃刚，杨志家．一种改进的全数字锁相环设计【J】微计算机信 息，2005，9—1：42-43。 【2】李学桂，王晓明，向围菊．数字通信系统位同步电路设计叨．青岛 大学学报，2000，15(1)：13-16。 【3惮长虹，邓国扬．一种新型快速全数字锁相环的研究阴．系统仿 真学报，2003，15f4)：581—583。 【4】殷明．数字锁相法实现位同步叨．河海大学常州分校学报， 2001，15(3)：15-19。 【5】麦文，鲍景富．一种快速位同步的VHDL实现[J】．四川师范大学 学报(自然科学版)2006，29(5)：621-624。 【6]潘松．黄继业．EDA技术与VHDL[M]．北京：清华大学出版社， 2005。 作者简介：徐彦凯(1974一)，女，硕士，讲师，主要从事电子技术的 教学和科研 Biography：XU Yan-kai (1974一)，female，master degree， lecturer，Research direction：major in teaching and study of electron technology． 1102249中国石油大学北京)徐彦凯双凯 (210094南京理工大学)单纪文 万方数据 (上接第168页) 而且能检测到传统检测方法检测不到的水下目标的微弱信号。 如果能够将这些研究成果应用于微弱信号检测，将有利于开发 新型的混沌检测系统，提高水中目标的检测概率。对提高现有 装备的弱目标信号检测能力，远距离识别特定水下目标和提高 反潜能力等方面有重要应用价值。 参考文献 【1】Guo-wei Zhang，Wen-kang Shi，Xiao-jun Ji，Zi-jia Zhang． Chaos Theory for Information Detection．2nd International Sympo— ’ sium on Instrumentation Science and Technology，2002，V01．3，No． 8，PP．522-526． 【2]Guanyu Wang，Dajun Chen，Jianya Lin．The Application of Chaotic Oscillators to Weak Signal Detection．IEEE Trans on In- dustrial Electronics，1 999，46(2)：4蛔～年辑． [3】Wanlu Jiang，Shuqing Zhang．Chaos-Based Weak Signal De- tection Method and Viaual Instrument—Based Weak Ultrasonic Signal Detecting System．2nd International Symposium on Instru— mentation Science and Technology，2002，V01．3，No．8，PP．118-123． [4]Texas Instruments Incorporated：TMS320C54x DSP／BIOS User's Guide，2000． 『51吴振纲，陈虎．PLC的人机接121与编程．微计算机信息，2005，8一 l：21—23． 【6】_l'exas Instruments Incorporated：TMS320C5000 DSP／BIOS 5．31 Application Programming Intefface(API)Reference Guide,2006． 作者简介：曾孝文(1973一)，男(汉族)，湖南平江人，湖南理工学 院计算机与信息工程系讲师，硕士研究生，主要研究方向为嵌 入式系统设计、数据挖掘与信息系统；唐劲松(1964一)，男，湖北 武穴人，教授，博士生导师，博士后，主要研究方向为水下探测 和通信技术；姜可宇(1974-)，男，湖南沅江人，助教，主要研究方向 为水声信号处理；陆振波(1978一)，男，辽宁沈阳人，博士在读，主 要研究方向为水声信号处理。 Biography：ZENG Xiao-wen(1 973一)，male(the Han nationali· ty)，From Pingjiang County，Hunan Province，A lector of Com— puter and Information Engineering Department，Hunan Institute of Science and Technology，graduate student，Main Research of embedded system、data mining and informa- Field：the design tion system． (414006湖南岳阳湖南理工学院计算机与信息工程系)曾孝文 (430033湖北武汉海军工程大学电子工程学院)唐劲松 ． 姜可宇陆振波 (Department of Computer and Information Engineering,Hu- nali Institute of Science and Technology，Yueyang 414006， China)ZENG Xiao-wen (College of Electronic Eng．，Naval Univ．of Engineering， Wuhan 430033，China)TANG Jin-song JIANG Ke—yu LU Zhen-bo 通讯地址：(414006湖南岳阳湖南理工学院计算机与信息工程 系1曾孝文 (收稿日期：2008．08．23)f修稿日期：2008．10．05) @鳓罔邮局订眠82躺360元／_175— 

基于FPGA快速位同步的实现 作者： 徐彦凯， 双凯， 单纪文， XU Yan-kai， SHUANG kai， SHAN Ji-wen 作者单位： 徐彦凯,双凯,XU Yan-kai,SHUANG kai(北京,中国石油大学,102249)， 单纪文,SHAN Ji- wen(南京理工大学,210094) 刊名： 微计算机信息 英文刊名： MICROCOMPUTER INFORMATION 年，卷(期)： 2008，24(29) 2次 被引用次数： 参考文献(6条) 1.李肃刚.杨志家 一种改进的全数字锁相环设计[期刊论文]-微计算机信息 2005 2.李学桂.王晓明.向国菊 数字通信系统位同步电路设计[期刊论文]-青岛大学学报 2000(01) 3.单长虹.邓国扬 一种新型快速全数字锁相环的研究[期刊论文]-系统仿真学报 2003(04) 4.殷明 数字锁相法实现位同步[期刊论文]-河海大学常州分校学报 2001(03) 5.麦文.鲍景富 一种快速位同步的VHDL实现[期刊论文]-四川师范大学学报(自然科学版) 2006(05) 6.潘松.黄继业 EDA技术与VHDL 2005 引证文献(2条) 1.张水英.金学波.杜晶晶 可变性能位同步电路的设计及其实现[期刊论文]-浙江理工大学学报 2009(5) 2.唐晓辉.李云.孙智研 一种基于FPGA的新型快速位同步系统设计[期刊论文]-广西通信技术 2009(2) 本文链接：http://d.g.wanfangdata.com.cn/Periodical_wjsjxx200829070.aspx 授权使用：浙江工业大学图书馆(zjgydxtsg)，授权号：edde1a8a-b711-44d7-8f77-9e9500c324e1 下载时间：2011年2月25日