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四位二进制加法计数器.doc

发布时间：2022-06-09 发布人：admin 分类：说明书 资料大小：2.27M 资料格式：doc 举报 版权申诉
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    一、课程设计目的
    二、设计框图
    1. ISE实现过程
    1.1建立工程。File——〉New Project；输入Project Name；即工程名; Pr
    1.2调试程序。右击xc95*x1-**，选New Source，再选VHDL Module后，填加
    1.3波形仿真。回到wei.vhd界面，右键点击wei – Behavioral，选New Sour
    1.4引脚锁定与下载。左上侧Source for选项中选Synthesis/Implementati
    2.2画逻辑电路图
    2.3逻辑分析仪的仿真
    2.4结果分析
    四、总结
    成 绩 评 定 表 学生姓名 XXX 班级学号 专 业 通信工程 课程设计题目 四位二进制计数器 评语 成绩 日期 组长签字： 20 年 月 日 1
    沈阳理工大学 课程设计任务书 学 院 信息科学与技术 专 业 通信工程 学生姓名 XXX 班级学号 课程设计题目 四位二进制同步加法计数器（缺 1011 1100 1110 1111） 实践教学要求与任务: 1.了解数字系统设计方法。 2.熟悉 ISE 仿真环境及 VHDL 下载。 3.熟悉 Multisim 仿真环境。 4.设计实现四位二进制同步加法计数器（缺 1011 1100 1110 1111） 工作计划与进度安排: 第一周：熟悉 Multisim 及 Xillinx ISE 环境，练习数字系统设计方法 第二周：1.在 ISE 环境中仿真实现四位二进制同步加法计数器（缺 1011 1100 1110 1111）。 2.在 Multisim 环境中仿真实现四位二进制同步加法计数器， 缺（1011 1100 1110 1111），并通过虚拟仪器验证其正确性。 指导教师： 专业负责人： 学院教学副院长： 201 年 月 日 201 年 月 日 201 年 月 日
    沈阳理工大学 目录 一、课程设计目的................................................................................1 二、设计框图.........................................................................................1 三、实现过程.........................................................................................2 1、ISE 实现过程.............................................................................................. 2 1.1 建立工程.............................................................................. 2 1.2 调试程序.............................................................................. 2 1.3 波形仿真.............................................................................. 5 1.4 引脚锁定与下载.................................................................. 7 1.5 仿真结果分析....................................................................10 2、MULTISIM 实现过程 ...............................................................................10 2.1 求驱动方程........................................................................10 2.2 画逻辑电路图....................................................................14 2.3 逻辑分析仪的仿真............................................................15 2.4 结果分析............................................................................15 四、总结................................................................................................. 16 五、参考书目............................................................................17
    沈阳理工大学 一、课程设计目的 1：了解同步加法计数器工作原理和逻辑功能。 2：掌握计数器电路的分析、设计方法及应用。 3：学会正确使用 JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用 触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个 CP 下降沿触发的 JK 1110 1111 四个状态， 触发器实现，其中有相应的跳变，即跳过了 1011 1100 这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： CP 输入加法计数脉冲 四位二进制同步加法计数器 输出进位信号 C A：结构示意框图 0/  0001 0/  0010 0/  0011 0/  0100 0/  0101 0000 1/ 1101 0/  1010 0/  1001 0/  1000 0/  0111 0/  0110 B:状态转换图 - 1 -
    沈阳理工大学 三、实现过程 1. ISE 实现过程 1.1 建立工程。File——〉New Project；输入 Project Name；即工程名; Project Location，即工程保存的位置；然后 next——>……——>next 直至 finish。 图 1.1 1.2 调试程序。右击 xc95*x1-**，选 New Source，再选 VHDL Module 后， 图 1.2 填加文件名——〉next 一直到 finish。 - 2 -
    沈阳理工大学 图 1.3 写入程序，保存程序 图 1.4 - 3 -
    沈阳理工大学 图 1.5 具体程序如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(CP,r:in std_logic; q:out std_logic_vector(3 downto 0)); end count10; architecture behavioral of count10 is signal count:std_logic_vector(3 downto 0); begin process(cp,r) begin if r='0' then count<="0000"; elsif cp'event and cp='1' then if count="1010" then count<="1101"; else count<=count+1; if count="1101" then count<="0000"; end if; end if; - 4 -
    沈阳理工大学 end if; end process; q<=count; end behavioral ; 双击 Implement Design（或右键 Run），运行程序，调试成功显示如下： 图 1.6 1.3 波形仿真。回到 wei.vhd 界面，右键点击 wei – Behavioral，选 New Source——〉Test Bench WaveForm——〉输入 File Name,next ——next〉——〉 finish。 图 1.7 - 5 -
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