2020 联发科 笔试 一、a）ASIC 的设计 flow，步骤写五个 b）verilog hdl 关键词写 5 个 二、时钟约束（Tsetup 和 Thold 的约束） 三、异或逻辑实现 verilog 或者用一个 mux+inv 四、根据电路图给时钟激励画输出波形 五、二进制八进制十六进制转换 六、C 指针相关 int b=100,int *a; 1) a=&b; 2) a=b 解释上面两个操作并给出 a 和*a 的值 七、解释 CPU cache 机制中 cache miss/shit 解释 cache 中 read through/read back 八、智力题 四个人过桥，时间花费 1、2、5、10s，需要一盏灯照明，只有一盏灯，一个人打灯还可以 带一个人过桥，送过去后还需要返回继续带人过去，直到四个人都过去，过桥时间取最慢着 的速度算，怎么安排四人过桥时间最短 Sol：第一次，1 带着 2 过去，回来 2 花费 4s 第二次，10 带着 5 过去，回来 1 花费 11s 第三次，1 带着 2 一起过去，花费 2s 总共 17s 九、序列检测 110 附加题 一、用 perl 读取一个文档提取所有关键字是 xx 的巴拉巴拉 二、为啥有 SV？SV 和 verilog 有什么不同？uvm，vvm 是啥？ 三、过去两年中你做的最成功的事？