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32bit ALU verilog code.doc

发布时间：2022-06-08 发布人：admin 分类：说明书 资料大小：0.02M 资料格式：doc 举报 版权申诉
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    module ALU(sa,sb,ALUop,o); input [31:0]sa,sb; input [2:0]ALUop; output [31:0]o; reg [31:0]ol; always@(sa or sb or ALUop) begin case(ALUop) 1:o=sa+sb; 2:o=sa-sb; 3:o=sa|sb; 4:{o,ol}=sa*sb; 5:o=sa/sb; 6:o=sa%sb; endcase end endmodule
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