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数电课设万年历.doc

发布时间：2022-06-29 发布人：admin 分类：说明书 资料大小：0.41M 资料格式：doc 举报 版权申诉
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    一、设计目的
    二、设计思路---运算、存储计算机
    设计思路---数字万年历
    北京工商大学 《数字电子技术基础》课程设计报告 学 专 院： 计算机与信息工程学院 业： 信实 学 生 姓 名： 薛子朦 学 号： 1004060121 课程设计题目： 1.具有运算及存储功能的计算机 2.数字万年历 设 计 时 间： 2012/12.23 至 2012/12.26 题目要求：一.运算存储计算机 自行设计指令，实现两个数字相加或相减的运算，指令得到 译码后控制存储器的相关元件，使数据输入目的地并用代码存在存储 器里，用 0、1 字符串来表示；最后运算的结果要有所表示；可参考冯 诺依曼计算机体系结构。 二.数字万年历 实现万年历数字显示功能，能显示准确的年（平年闰年）、 月（大小月）、星期、日、小时、分钟、秒，并能实现上闹钟功能。
    一、设计目的 1、掌握不同集成芯片的逻辑功能及使用方法 2、掌握加法器、存储器的工作原理 3、掌握数字电子钟及万年历的组成及工作原理 4、数字电子钟及万年历的设计与制作 5、熟悉 multisim 电子电路设计及仿真软件的应用 6、灵活运用课本知识解决实际问题 7、锻炼主动思考的思维方式 二、设计思路---运算、存储计算机 1.74LS283 超前进位并行加法器的串接可以计算八位二进制数的加法运算 2．将输出的八位二进制数转换成三位十进制数，通过数码管显示 3.通过 8421BCD 码编码器，将十进制数转化成四位二进制数 4.选择 74LS283 超前进位并行加法器的组合形成 8421BCD 码加法器 5.编码器与 74LS283 加法器相接，通过 8421BCD 码加法器串接可以计算三位十 进制数的加法运算，输出结果通过数码管显示 八 位 二 进 制 加 数 与 被 加 数 输 入 三 位 十 进 制 加 数 与 被 加 数 输 入 八 位 二 进 制 数 加 法 运 算 九 位 二 进 制 数 到 三 位 十 进 制 BCD码 的 转 换 三 位 十 进 制 BCD码 加 法 运 算 三 位 数 码 管 显 示 输 出 四 位 数 码 管 显 示 输 出
    设计思路---数字万年历 1、设计 60 进制秒计数器，用来实现秒-分及分-时的计数功能 2、设计 24 进制时计数器，用来实现时-日的计数功能 3、设计 31、30、29、28 制天计数器，用来实现不同月份的月计数功能 4、设计 12 机制月计数器，用来实现月-年计数功能 5、设计 7 进制周计数器，用来实现日-周计数功能 6、设计闰年平年不同月份不同进制逻辑电路 7、设计调整时间电路 8、整合所有电路并根据演示需要增加控制开关 三、系统综述（运算、存储计算机） 控制电路是总体电路的枢纽，是控制电路开启和关闭的部分。电路的控制可 以采用多种方式，诸如开关、脉冲等。本次设计主要侧重于三位十进制数（000 到 255）的输入，于是就要通过一个双掷开关来实现高低电平的输入，双掷开关 的另外两头一个接高电平 5 伏电压，一个接地，通过开关的开和关来实现 1 和 0 的输入，这样就实现了电路的控制。本次设计一共用到 54 个双掷开关，其型号 为 SPDT。开关从下往上、从左往右依次来表示二进制数 1 到 9 的输入，其中开 关都断开表示 0 的输入。在如图所示的部分开关电路中，J1 到 J9 别表示 1 到 9， 实现了 0 到 9 的输入。 编码电路是总体电路的第二部分，其主要作用是实现十进制数到二进制数的 转换，本次设计中要用到的是 10 线-4 线优先编码器 74LS147，通过输入一个十 进制数转换到了四位二进制数，由于 74LS147 的输入和输出都是低电平有效，因 此输出的是四位十进制数的反码，而后面要进行计算，则此时必须将输出的四个 数接到非门，然后输出，这次设计中用到的非门为 74LS05，可以实现反码的转 换。 加法电路是总电路的第三部分，也是总电路的中心环节， 74LS283 是中规模 四位二进制超前进位加法器，它实现的是四位二进制数的相加，但是题目中要设 计的是 12 位 BCD 码的相加，这样就需要用到 3 个加法器。BCD 码是用 4 位二
    进制数表示 1 位十进制数，4 位二进制数内部为二进制，BCD 码之间是十进制， 即逢 10 进 1。采用判“9”电路，当和数大于 9 时，8421BCD 码即产生进位，而 此时十六进制则不一定产生进位，因此需要对二进制数进行修正，即加上 6 （0110），让其产生一个进位，当和数小于 9 时，则不需要修正。 将大于 9 的最小项列在卡诺图里，同时，还要考虑到，若相加产生进位，则 同样出现大于 9 的结果，综合考虑，可得卡诺图为： S1S0 00 01 11 10 S3S2 00 01 11 10 1 1 1 1 1 1 通过上述的卡诺图，可得到修正和数的条件为 L=C3+S3S2+S3S1，于是可通过一个 非门（74LS05)、三个与非门(74LS00 和 74LS10）和两个加法器来 74LS283 来构 建成一个新的加法器，这个新的加法器就可以实现一位 8421BCD 码的加法计算。 本次设计中，要进行运算的是十二位字码的相加，需要将三个这样的新加法器串 联在一起，于是，将与非门出来的线与加法器向高位的进位端出来的线共同接到 一个或门（74LS32）的两个入线端，然后将出线端接到下一个新加法器的低位 进位输入端，这样就完成了 8421BCD 码的计算。 译码电路是总体电路的第四部分，作用在于将加法器输出得到的十二位数通 过译码器再转换为三位十进制数。 输出电路是总电路的最后一部分，它的作用是显示最后的计算结果。 当 BCD 码是 0000 时，显示 0；当 BCD 码是 0001 时，显示 1；当 BCD 码是 0010 时，显示 2；当 BCD 码是 0011 时，显示 3；当 BCD 码是 0100 时，显示 4；当 BCD 码是 0101 时，显示 5；当 BCD 码是 0110 时，显示 6；当 BCD 码是 0111 时，显示
    7；当 BCD 码是 1000 时，显示 8；当 BCD 码是 1010 时，显示 9。上述关系即为最 后显示电路的实现关系。 系统框图： 个位（十位、百位）部分相加的真值表 加数 0000 0001 0001 0010 0010 0011 0011 0100 被加数 0000 0000 0001 0001 0010 0010 0011 0011 和 0000 0001 0010 0011 0100 0101 0110 0111
    0100 0101 0101 0110 0110 0111 0111 1000 1000 1001 1001 显示部分 0100 0100 0101 0101 0110 0110 0111 0111 1000 1000 1001 1000 1001 10000 10001 10010 10011 10100 10101 10110 10111 11000 ： 自行设计指令：15+1=16，显示结果如下 经编码、译码后存入计算机
    编码部分 三、设计过程（万年历） 1、60 进制计数器 设计图：
    两个芯片之间采用串行进位方式，接成 60 进制计数器。 2、二十四进制计数器
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