数字集成电路复习资料总结 第一章 集成度：集成电路中容纳的晶体管的数量 摩尔定律的推论:晶体管的速度将会越来越快，且功耗更低，成本更低；芯片的复杂程度越来越高；芯片的功耗越 来越大，迫使人们不得不重新考虑功耗问题；晶体管的制造尺寸越来越小。 产生上述现象的原因:晶体管尺寸的缩小以及微机械加工技术的不断进步；人们在工程领域中对性能、功耗和成本 之间进行的折衷；市场的需求。 摩尔定律的失效:技术限制：光刻技术；封装技术；测试技术；设计能力。市场的需求；成本。 集成电路的生产过程:设计，生成版图数据；制造，产生原始的芯片（die）；测试分级，对 die 进行测试，确定其 好坏以及性能优劣；封装，得到期望的引脚形式。 数字集成电路制造工艺:nMOS 和 pMOS； CMOS； BiCMOS； SOI 等。 CMOS 技术:N 阱工艺；P 阱工艺；双阱工艺；三阱工艺。 第二章 非理想 I－V 特性:速率饱和与迁移率降低；沟道长度调制；体效应；亚阈值传导；结电流；隧穿；温度几何相关性。 沟道夹断后，当漏源电压进一步增加，则漏端处的耗尽层宽度增加，使有效沟道长度缩短，从而导致漏源电流上升。 这种现象称为沟道长度调制效应。 体效应:MOS 晶体管除了栅、源和漏极以外，还隐含着第四极——衬底，也称为背栅； 源极和硅衬底之间的电压差会影响到阈值电压： 阈值电压大小取决于：栅极材料;栅极绝缘材料;栅极绝缘层厚度;沟道掺杂浓度;源极与衬底之间电压; 环境温度：随温度升高而降低 调节阈值电压大小方法：用离子注入法改变沟道掺杂浓度;采用不同栅极绝缘材料 亚阈值传导所导致的问题:会导致晶体管无法完全关闭，会使存储在电容上的信息丢失；增加静态功耗；已经成为 低电源电压和低阈值电压芯片的一个主要问题。 互连：工艺的缩小对管子的参数提高有利，对连线不利.将多个晶体管连接在一起的导线称为互连（interconnect）， 它对于现代集成电路的性能至关重要；制造工艺的改进，使得晶体管的工作频率提高，互连的寄生参数增加，导致 在很多路径上的 RC 延时远大于逻辑门的延时；相邻导线之间会产生串扰，导线电感也必须考虑在内；集成电路中 互连主要有：多晶硅、金属和扩散区。 Latch-up 效应的防治办法:减小衬底和阱电阻；在每个源极附近设置一个接触区；每个阱至少应该有一个接触；所 有的衬底和阱都应该直接与适当的金属电源相连；每隔 5-10 个晶体管应该设置一个接触；nMOS 管尽量聚集在 GND 附近，pMOS 管尽量聚集在 VDD 附近，避免排列成棋盘式的螺旋结构。 等比例缩小原理:恒定电场理论：器件尺寸、电源电压以及衬底浓度均按一个比例缩小； 缺点：电源电压和器件阈值电压缩小，导致电路继承性变差； 恒定电压理论：保持电源电压不变； 特点：可使NMOS电路的性能有所改善；但是高电场、高电流密度等成为主要问题。 QCV理论：电源电压以及其他电压量按照a0.5变化，较符合目前半导体工业中电源电压下降的比率， 大约是0.7左右。 

第三章 数字集成电路的目标：功能、时序、面积功耗达到要求;设计级别：系统级、模块级、门级、晶体管级、版图级 上升时间：10%-90%消耗的时间;下降时间：90%-10%消耗的时间;延时：输入信号开始变化 50%到输出信号相应变化 50%的时间差;动态功耗：门翻转所引起的功耗;静态功耗：逻辑门输出输入保持不变的时候所消耗的功耗 瞬时功耗：信号上升或下降的阶段消耗的功耗 静态门和动态门的区别:静态逻辑门：设计简单、工作稳定，但性能不是最好、速度慢、面积大;任何时刻，静态逻 辑门的输出不是与电源就是与地短接；静态逻辑门不需要时钟； 动态逻辑门：速度快，结构简单，面积小，但设计复杂;输出在某一段时间内是靠电容来维持的；需要时钟信号。 非门的一般结构形式:非门的驱动元件通常是增强型的 NMOS；负载可以有多种选择：电阻（E/R）；增强型 NMOS（E/E）； 耗尽型 NMOS（E/D）； PMOS（CMOS）。 以上几种反相器的不足:存在静态功耗；输出低电平不为零；门的性能与管子的面积有关，要提高性能必须大幅度 增加门的面积；有些反相器存在衬底偏置效应；输出信号的上升时间和下降时间不相等。 CMOS 反相器的特点:输出高电平等于 VDD，输出低电平等于 0；输出电平与两管的相对尺寸无关，即电路是无比的， 两管都可以采用最小尺寸；静态电流小，输出阻抗低；输入阻抗高。 非门的用途:用作逻辑器件，实现逻辑功能；用作缓冲器，驱动大负载；在一定的条件下，可以当作延时器使用； 组成环路振荡器，检测工艺一致性。 静态 CMOS 逻辑门的定性分析:具有较大的噪声容限：不存在静态功耗；输出信号的上升时间和下降时间大致相等； 输入电容较大：一个 N 输入的逻辑门需要 2N 个管子；门延时强烈依赖于前一级的输入； 门的扇出门数也将很大程 度上影响门的延时。 CMOS 静态逻辑门的改进:放大管子的尺寸；逐级改变管子的尺寸；改变输入引脚顺序；改变逻辑结构；采用其他的 电路形式。 静态逻辑门的总结:在任何的时刻，电路的输出都有一条低阻的通路与电源或地相连，输出的逻辑值只与电路的形 态和输入值有关；电路输出的上升时间和下降时间不为零，某些电路形式甚至是可以相比的；设计和电路的工作过 程较简单。 动态逻辑门:动态逻辑门只能实现带非的逻辑功能;逻辑门的输出端在某些时刻悬空，逻辑电平保存在输出端的寄生 电容上；需要时钟信号；上升时间延时与下降时间延时不成比例，其中之一为零；特点：速度快，面积小，设计相 对复杂。 定性分析:上拉网络与下拉网络与静态逻辑门相同；N 个输入需要 N+2 个管子；电路是无比的；电路无静态功耗；每 个输入只驱动一个管子；动态逻辑门的工作分为两个阶段：预充电和求值。 缺点:漏电流导致输出电压下降;电容分配;时钟耦合效应;电荷共享效应 多米洛逻辑:只能实现正逻辑；适用于较复杂、大扇出的电路；速度快。 NP 逻辑:优点:比多米诺逻辑门快 25%；缺点：p clock 比 n clock 要慢，必须增加 PMOS 管的面积；易受到噪声的影 响。 第四章 时序元件在数字电路中的作用:控制数字电路中数据的到达时刻，又称为时序控制；延时；同步。不可避免的在数 据的通路上增加延时，这种额外的延时叫做时序开销。 理想的时序控制方法:没有时序开销；允许时序元件之间没有逻辑电路背靠背连接；允许设计师灵活地调整每个时 钟内的逻辑量；允许适当的时钟偏斜；时序元件不占面积且没有功耗。 静态时序元件的选择:触发器；脉冲式锁存器；透明锁存器。 触发器:触发器的时序开销较高；使用简单，工具的支持性好，流程较完整；如果性能没有达到工艺的边缘，触发 器是首选。 脉冲式锁存器:比触发器快，功耗低，具有一定时间挪用能力，保持时间较长；能与触发器设计流程很好地兼容； 不适用在锁存器之间没有逻辑的流水线上使用。 透明锁存器:具有较低的时序开销；几乎具有半个周期的时间挪用能力；设计流程与触发器流程不兼容，使用不好 将出现灾难性错误。 带时钟偏斜的最大延时约束、最小延时约束、借用时间总结（若没有时钟偏斜，则 tskew=0） 

第五章 常用的数据运算器:加法器；比较器；纠错模块；移位器；乘法器；比较器。 加法器链延时:级联加法器的延时正比于加法器的位数 N；要减小级联加法器的延时，主要应该减小进位电路的延时。 改进方法：减短进位链 行波进位加法器改进加法器链:原理：将全加器所有输入反相，输出同样反响。方法：某些输入需要反相；优点： 加法器链节省了反相器的延时；结果：所有的结果都需要反相。 加法器逻辑的改进:直接进位加法器;线性进位选择加法器;平方根进位选择加法器;提前进位加法器 乘法器的结构:乘法器的结构可以分为两类：移位乘法器以及并行乘法器；并行乘法器又可以分成两类：线性并行 （Linear Parallel----LP）阵列乘法器和树状结构列压缩（Column Compression----CC）乘法器。 移位乘加器、阵列乘法器、树状CC乘法器、4：2压缩乘法器、改进BOOTH算法乘法器 第六章 结构化的设计策略:层次化；规则化；模块化；局部化。 设计方法及优缺点:微处理器/DSP；可编程逻辑；门阵列和门海设计；基于单元的设计；全定制设计；基于平台的 设计。 前端后端的区别:前端：行为级或 RTL 级（registered transfer level，寄存器传输级）;门级网表是前后端划分 标记;后端：结构级（门和寄存器级） 芯片的设计流程（前端） 流程的前端主要在三个层次上对系统进行设计。第一层是行为描述。也是对整个系统的数学模型的 描述。在行为描述阶段，并不真正考虑其实际的操作和算法用什么方法实现，考虑更多的是系统的 结构及其工作过程是否能达到系统设计规格书的要求。 第二层是RTL（寄存器传输级）方式描述，又称数据流描述。行为描述的抽象程度高，很难直接映射 到具体逻辑元件结构的硬件实现。因此要想得到硬件的具体实现，必须将行为方式描述的VHDL(英文 全称Very High Speed Integrated Circuit Hareware Description Language)语言程序改写为RTL 方式描述的VHDL语言程序。 第三层是逻辑综合。利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑单元表示的文件（门 级网表）。 芯片的设计流程（后端） 由逻辑综合工具产生的门级网表在最终完成硬件设计时有两种选择。 第一种是由自动布线工具将网表转换成相应的ASIC芯片的制造工艺，做出ASIC芯片； 第二种是将网表转换成相应的FPGA（现场可编程门阵列）、EPLD（可编程逻辑器件）的编程码点， 利用FPGA和EPLD完成硬件电路的设计。 第七章 设计综合工具:1．行为级综合 2．逻辑综合 3．版图综合 4．测试综合 5．模块生成器 设计模拟工具:在集成电路设计中主要有电路模拟，开关级模拟，门级模拟，功能模拟，时序模拟，行为级模拟等， 其中开关级模拟、门级模拟、功能模拟和时序模拟统称为逻辑模拟。 约束条件:当前的综合工具—般可用的约束包括 4 个方面：面积约束；时序约束；功率约束；可测性约束； 芯片的测试级别:园片级；封装后的芯片级；板级；系统级；域级；故障发现的级别越低，成本越低。 测试的分类 第八章 功能测试/逻辑测试： 用于验证芯片是否能够执行其预定的功能； 硅片调试： 用于测试第一批从工厂回来的芯片，确认芯片能否按照预定功能运行，并帮助调试任何出现的问题； 制造测试： 用于验证芯片上每个晶体管、门、存储元件的功能是否正确。