Verilog中latch锁存器的产生.docx

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：0.04M 资料格式：docx 举报版权申诉

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在很多地方都能看到，verilog 中 if 与 case 语句必须完整，即 if 要加上 else,case 后要加上 default 语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而触发器是边沿触发。锁存器在不锁存数据时，输出随输入变化；但一旦数据锁存时，输入对输出不产生任何影响。二，为什么语句的不完整会导致锁存器的产生？语句不完整即有某些情况的输入对输出无任何影响，根据锁存器的特征，反映到硬件电路即会产生锁存器。举例说明：

图一图二这是一段简单的组合逻辑代码。图一是缺少 default 的 case 语句，图二是完整的 case 语句。图一综合后的的 RTL 级电路为即产生了锁存器，而且 ISE 也会给出警告：而图二完整的 case 语句综合后的 RTL 级电路为：产生的是普通的门电路，且警告消失。三，为什么要避免产生锁存器？

关于这个问题，我在网上看到很多资料说是因为锁存器对毛刺敏感。但其实不是这个原因，因为在组合电路中，即便语句完整了，也会对毛刺敏感。而如果你加一个时钟变为时序电路的话，即便你的语句不完整，产生了锁存器（其实在时序电路中，即便语句不完整，也不会产生锁存器），那么也不会对毛刺敏感。真正的原因在于 FPGA 中根本没有锁存器这种东西，也就是说，如果你产生了锁存器的话，将耗费更多的资源来构成它。

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