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Verilog常见常见moduel接口定义错误
接口定义错误
过去见过不少新手在这方面出错,而且查不出原因,感觉有必要给大家提个醒。
Verilog中moduel的接口类型主要有in、out和inout三种,出错的主要在in和out的定义上。常常我们把接口定义成wire或reg两
种数据类型,而出错的主要原因在于不少新手不知道reg类型的含义。
强调一下,定义为reg类型的数据,其描述的是一个register的输出端(reg类型综合后不一定是register)。
所以,不少初学者将in端口定义成reg类型,熟知它的in端口数据一定是由register输入的呢?错误也就产生了。
所以,只要理解了reg数据类型的描述含义,这种错误就不会发生了。望各位切记阿!
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